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11. 发明公开

KR1020150051067A 전력 반도체 소자 및 그의 제조 방법 审中-实审
标题翻译：功率半导体器件及其制造方法
公开(公告)号：KR1020150051067A
公开(公告)日：2015-05-11
申请号：KR1020130132494
申请日：2013-11-01
申请人： 삼성전기주식회사
发明人： 박재훈 , 성재규 , 송인혁 , 오지연 , 서동수
IPC分类号： H01L29/78 , H01L29/739 , H01L21/336
CPC分类号： H01L29/7397 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/4236 , H01L29/66348 , H01L29/66734 , H01L29/74 , H01L29/7813 , H01L29/7827 , H01L29/7395
摘要： 본발명은제1 도전형의제1 반도체영역; 상기제1 반도체영역의상부에형성되는제2 도전형의제2 반도체영역; 상기제2 반도체영역의상부내측에형성되는제1 도전형의제3 반도체영역; 상기제3 반도체영역으로부터상기제1 반도체영역까지관입하는형상을갖는트랜치게이트; 상기트랜치게이트와이격되어, 상기제2 반도체영역의하부에형성되는제1 도전형의제4 반도체영역;을포함하는전력반도체소자에관한것이다.
摘要翻译：本发明涉及一种功率半导体器件，其包括第一导电类型的第一半导体区域; 形成在第一半导体层的上部的第二导电类型的第二半导体层; 形成在第二半导体区域的上部内部的第一导电类型的第三半导体层; 沟槽栅，其具有从第三半导体区域插入到第一半导体区域的形状; 以及与沟槽栅极分离并形成在第二半导体区域的下部的第一导电类型的第四半导体层。

12. 发明公开

KR1020140082839A 실리콘 카바이드 에피택시 无效
标题翻译：碳化硅外观
公开(公告)号：KR1020140082839A
公开(公告)日：2014-07-02
申请号：KR1020147013709
申请日：2012-10-23
申请人： 앤빌 세미컨덕터즈 리미티드
发明人： 워드,피터
IPC分类号： H01L21/20 , H01L21/822 , H01L21/02
CPC分类号： H01L21/02529 , H01L21/02381 , H01L21/02447 , H01L21/0262 , H01L21/02642 , H01L21/02645 , H01L21/3081 , H01L29/045 , H01L29/1608 , H01L29/66068 , H01L29/66363 , H01L29/7393 , H01L29/7395 , H01L29/74
摘要： 본 발명은 실리콘 웨이퍼의 해당 영역을 노출시키는 창(25)을 갖는 마스킹 층(24), 예를 들어, 실리콘 디옥사이드 또는 다결정 실리콘을 지지하는 주면(17)을 갖는, 단결정 실리콘 웨이퍼(11)의 제공, 예를 들어 탄소를 형성하고 실리콘 카바이드로 전환하여, 웨이퍼의 노출된 영역 상에 실리콘 카바이드 씨드 영역(30)을 형성 및 실리콘 카바이드 씨드 영역 상에 단결정 실리콘 카바이드(31)를 성장시키는 것을 포함하는 방법을 제공한다. 따라서, 단결정 실리콘 카바이드는 웨이퍼 보우를방지하는 것을 도울 수 있는 실리콘 웨이퍼 상에 선택적으로 형성될 수 있다.

13. 发明公开

KR1020130094801A 고밀도 사이리스터 RAM 소자 및 방법 审中-实审
标题翻译：高密度THYRISTOR随机访问存储器件及方法
公开(公告)号：KR1020130094801A
公开(公告)日：2013-08-26
申请号：KR1020137004069
申请日：2011-07-19
申请人： 마이크론 테크놀로지, 인크.
发明人： 매튜,스라즈제이. , 모울리,챈드라
IPC分类号： H01L27/10 , H01L27/115 , H01L21/8247
CPC分类号： H01L29/74 , H01L27/10
摘要： 메모리 소자 및 메모리 소자 제조 방법이 도시된다. 도시되는 방법 및 구조는 메모리 밀도 증가를 위해 접힌 형태의 수직 메모리 소자를 제공한다. 제공되는 방법은 메모리 어레이 내의 트레이스 배선(trace wiring)이 메모리 소자의 표면 상에 또는 근처에 형성되게 한다.

14. 发明授权

KR101240700B1 기판상에 형성된 전자 장치 및 그 제조 방법 有权
标题翻译：在基片上形成的电子器件及其制造方法
公开(公告)号：KR101240700B1
公开(公告)日：2013-03-18
申请号：KR1020060004788
申请日：2006-01-17
申请人： 카토다 타카시
发明人： 카토다타카시
IPC分类号： H01L29/80
CPC分类号： H01L29/267 , H01L29/22 , H01L29/24 , H01L29/45 , H01L29/47 , H01L29/732 , H01L29/74 , H01L29/812
摘要： 본 발명은 주지의 반도체 전자 장치에 사용되는 재료로 이루어진 기판 상에 형성된 몰리브덴 산화물을 포함하는 반도체 전자 장치에 관한 것이다.
본 발명은 또한 통상의 전자 및 광학 장치에 사용되는 재료로 이루어진 기판 상에 상기 전자 장치를 제조하는 새로운 방법에 관한 것이다.
적합한 기판은 실리콘 및 게르마늄과 같은 원소 반도체, 갈륨 비화물 및 갈륨 인화물과 같은 Ⅲ-V족 화합물 반도체, 산화 아연과 같은 Ⅱ-Ⅳ족 화합물 반도체, 유기 반도체, 금속 결정 및 그 유도체 또는 유리에서 선택된 재료로 구성된다.
전자 장치, 몰리브덴 산화물

15. 发明公开

KR1020120103655A 전력 반도체 디바이스 有权
公开(公告)号：KR1020120103655A
公开(公告)日：2012-09-19
申请号：KR1020127016187
申请日：2010-12-14
申请人： 에이비비 슈바이쯔 아게
发明人： 라히모무나프
IPC分类号： H01L29/10 , H01L29/74 , H01L29/744 , H01L29/08
CPC分类号： H01L29/74 , H01L29/0839 , H01L29/102 , H01L29/744 , H01L2924/13023
摘要： 4 층 구조 npnp 구조 및 캐소드 측 (11) 과 캐소드 측 (11) 과 반대편에 배치된 애노드 측 (12) 을 갖는 전력 반도체 디바이스 (1) 는 게이트 전극 (4) 을 통하여 턴오프될 수 있다. 층들은 캐소드 측 (11) 의 캐소드 전극 (2) 과 애노드 측 (12) 의 애노드 전극 (3) 사이에서: 측방향 에지에 의해 둘러싸인 중심 영역을 갖는 제 1 도전형의 캐소드 층 (5) 으로서, 캐소드 층 (5) 은 캐소드 전극 (2) 과 직접 전기적으로 접촉하는, 캐소드 층 (5), 제 2 도전형의 베이스 층 (6), 캐소드 층 (5) 보다 낮은 도핑 농도를 갖는 제 1 도전형의 드리프트 층 (7), 및 애노드 전극 (3) 과 전기적으로 접촉하는 제 2 도전형의 애노드 층 (8) 의 순서로 배치된다. 게이트 전극 (4) 은 캐소드 전극 (2) 에 대해 측방향으로 캐소드 측 (11) 에 배치되며 게이트 전극 (4) 은 베이스 층 (6) 과 전기적으로 접촉한다. 베이스 층 (6) 은 캐소드 층 (5) 의 중심 영역과 접촉하는 적어도 하나의 제 1 층 (61) 을 연속층으로서 포함한다. 상기 캐소드 층 (5) 의 측방향 에지와 상기 베이스 층 (6) 사이의 접합에서의 저항이 감소되는 저항 감소 층 (10, 10´, 10˝) 은 제 1 층 (61) 과, 캐소드 측 (11) 의 캐소드 층 사이에 배치되며, 캐소드 층 (5) 의 측방향 에지를 커버하며, 저항 감소 층 (10, 10´, 10˝) 은 제 2 도전형 (10´) 으로 이루어지고 제 1 층 (61) 보다 높은 도핑 농도를 갖거나 제 1 도전형 (10˝) 으로 이루어지고 캐소드 층 (5) 보다 낮은 도핑 농도를 갖지만 드리프트 층 (7) 보다 높은 도핑 농도를 갖는다.

16. 发明公开

KR1020110094066A 바이폴러 펀치-스루 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법 审中-实审
标题翻译：双极型PUNCH-THROUGH半导体器件及制造这种半导体器件的方法
公开(公告)号：KR1020110094066A
公开(公告)日：2011-08-19
申请号：KR1020117013653
申请日：2009-06-10
申请人： 에이비비 슈바이쯔 아게
发明人： 라이모뮤나프 , 코프타아르노스트 , 슐라프바흐울리히
IPC分类号： H01L21/328 , H01L29/70
CPC分类号： H01L29/0834 , H01L29/7395 , H01L29/74 , H01L29/861
摘要： 반도체 기판(1)을 갖는 바이폴라 펀치-스루 반도체 디바이스로서 적어도 하나의 2층 구조를 포함하고, 이들 층 중 하나의 층은 제 1전도성 유형의 베이스층(10)인, 바이폴라 펀치-스루 반도체 디바이스가 제공된다. 기판은 제 1전기 접촉부(2)를 갖는 제 1메인 측(11)과 제 2전기 접촉부(3)를 갖는 제 2메인 측(12)을 포함한다. 제 1전도성 유형의 버퍼층(4)은 베이스층(10)상에 배치된다. 제 1전도성 유형의 제 1영역(51, 51')과 제 2전도성 유형의 제 2영역(52, 52')을 교대로 포함하는 제 1층(5)은 버퍼층(4)과 제 2전기 접촉부(3) 사이에 배치된다. 제 2영역(52, 52')은 최대 2μm의 깊이를 갖고, 최대 1μm 내에서 최대 도핑 농도의 90%로부터 10%로 떨어지는 접합 프로파일을 갖는 활성화된 영역이다.

17. 发明授权

KR101030696B1 반도체 장치 有权
公开(公告)号：KR101030696B1
公开(公告)日：2011-04-26
申请号：KR1020080118725
申请日：2008-11-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 요시우라야스히로 , 이노우에마사노리
IPC分类号： H01L29/861
CPC分类号： H01L29/0619 , H01L29/0649 , H01L29/0653 , H01L29/0834 , H01L29/1016 , H01L29/74 , H01L29/7805 , H01L29/7811 , H01L29/861 , H01L29/8611
摘要： n형의 반도체 기판(1)의 한쪽의 주표면의 측에는, 다이오드의 애노드(2)로서, p형 확산영역(3)이 형성되어 있다, 그 애노드(2)를 둘러싸도록, p형 확산영역(5)으로 이루어진 가드링(6)이 형성되어 있다. 다른 쪽의 주표면의 측에는, 캐소드로서, n형 초고농도 불순물층(12)과 n형 초고농도 불순물층(11)이 형성되어 있다. 캐소드에 있어서, 가드링(6)과 대향하는 가드링 대향영역(15)에, 캐소드층 p형 확산영역(14)이 형성되어 있다. 이것에 의해, 애노드의 외주 단부에 전류가 집중되는 것이 억제된다.
반도체 장치, 다이오드, 외주 단자, 전류 집중, 가드링과, 초고농도 불순물층

18. 发明公开

KR1020080075224A 고전압 실리콘 카바이드 반도체 디바이스를 위한 환경변화에 강한 패시베이션 구조 有权
标题翻译：用于高电压碳化硅半导体器件的环境稳定的钝化结构
公开(公告)号：KR1020080075224A
公开(公告)日：2008-08-14
申请号：KR1020087016786
申请日：2006-12-21
申请人： 크리 인코포레이티드
发明人： 워드3세알랜 , 헤닝제이슨패트릭
IPC分类号： H01L21/314 , H01L29/78 , H01L29/24 , H01L21/04
CPC分类号： H01L21/0217 , H01L21/02271 , H01L21/045 , H01L21/3145 , H01L21/318 , H01L21/3185 , H01L29/1608 , H01L29/2003 , H01L29/24 , H01L29/405 , H01L29/6606 , H01L29/732 , H01L29/74 , H01L29/78 , H01L29/868 , H01L29/872
摘要： An improved termination structure for high field semiconductor devices in silicon carbide is disclosed. The termination structure includes a silicon carbide-based device for high-field operation, an active region in the device, an edge termination passivation for the active region, in which the edge termination passivation includes, an oxide layer on at least some of the silicon carbide portions of the device for satisfying surface states and lowering interface density, a non-stoichiometric layer of silicon nitride on the oxide layer for avoiding the incorporation of hydrogen and for reducing parasitic capacitance and minimizing trapping, and, a stoichiometric layer of silicon nitride on the nonstoichiometric layer for encapsulating the. nonstoichiometric layer and the oxide layer.
摘要翻译：公开了一种用于碳化硅中的高场半导体器件的改进的端接结构。端接结构包括用于高场操作的基于碳化硅的器件，器件中的有源区，用于有源区的边缘终止钝化，其中边缘终端钝化包括在至少一些硅上的氧化物层用于满足表面状态和降低界面密度的器件的碳化物部分，氧化物层上的非化学计量的氮化硅层，用于避免引入氢并减少寄生电容并最小化陷阱，以及化学计量的氮化硅层用于封装的非化学计量层。非化学计量层和氧化物层。

19. 发明授权

KR100670212B1 전력용 반도체장치 有权
公开(公告)号：KR100670212B1
公开(公告)日：2007-01-16
申请号：KR1020050108416
申请日：2005-11-14
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 오오타켄지 , 야마구치요시히로 , 야마구치히로시
IPC分类号： H01L29/87
CPC分类号： H01L29/0661 , H01L29/0619 , H01L29/0834 , H01L29/74
摘要： The power element, applicable e.g. to an NPNP thyristor or IGBT (insulated gate bi-polar transistor), consists of a semiconductor substrate (1) with a first type of conductivity and having lateral surfaces with vertical (1a) and recessed (1b) sections. It has a control electrode region (2) with a second type of conductibility, formed in a first main surface (1c) of the substrate and having primary electrode regions (3). A second main surface (1d) of the substrate opposite the first has a second electrode region (4) and a guard ring (5) surrounding it.

20. 发明授权

KR101779230B1 전력 반도체 디바이스 有权
标题翻译：功率半导体器件
公开(公告)号：KR101779230B1
公开(公告)日：2017-09-18
申请号：KR1020127016187
申请日：2010-12-14
申请人： 에이비비 슈바이쯔 아게
发明人： 라히모무나프
IPC分类号： H01L29/10 , H01L29/74 , H01L29/744 , H01L29/08
CPC分类号： H01L29/74 , H01L29/0839 , H01L29/102 , H01L29/744
摘要： 4 층구조 npnp 구조및 캐소드측 (11) 과캐소드측 (11) 과반대편에배치된애노드측 (12) 을갖는전력반도체디바이스 (1) 는게이트전극 (4) 을통하여턴오프될수 있다. 층들은캐소드측 (11) 의캐소드전극 (2) 과애노드측 (12) 의애노드전극 (3) 사이에서: 측방향에지에의해둘러싸인중심영역을갖는제 1 도전형의캐소드층 (5) 으로서, 캐소드층 (5) 은캐소드전극 (2) 과직접전기적으로접촉하는, 캐소드층 (5), 제 2 도전형의베이스층 (6), 캐소드층 (5) 보다낮은도핑농도를갖는제 1 도전형의드리프트층 (7), 및애노드전극 (3) 과전기적으로접촉하는제 2 도전형의애노드층 (8) 의순서로배치된다. 게이트전극 (4) 은캐소드전극 (2) 에대해측방향으로캐소드측 (11) 에배치되며게이트전극 (4) 은베이스층 (6) 과전기적으로접촉한다. 베이스층 (6) 은캐소드층 (5) 의중심영역과접촉하는적어도하나의제 1 층 (61) 을연속층으로서포함한다. 상기캐소드층 (5) 의측방향에지와상기베이스층 (6) 사이의접합에서의저항이감소되는저항감소층 (10, 10´, 10˝) 은제 1 층 (61) 과, 캐소드측 (11) 의캐소드층 사이에배치되며, 캐소드층 (5) 의측방향에지를커버하며, 저항감소층 (10, 10´, 10˝) 은제 2 도전형 (10´) 으로이루어지고제 1 층 (61) 보다높은도핑농도를갖거나제 1 도전형 (10˝) 으로이루어지고캐소드층 (5) 보다낮은도핑농도를갖지만드리프트층 (7) 보다높은도핑농도를갖는다.
摘要翻译：设置在另一侧（1），其具有NPNP结构和阴极侧11和阴极侧11和阳极侧（12）四层半导体功率器件可以经由栅电极被关闭（4）。具有阴极侧的阳极侧12的3之间通过是否横向方向,:层阴极电极2和阳极电极围绕的中央区域中的第一导电类型的阴极层（5）（11）阴极层5与直接电和阴极电极（2），阴极层5，具有2低掺杂浓度比基极层的第一导电类型（6）的导电类型的，阴极层（5）接触的漂移层（7），并且在阳极电极3，并与过电流术语斯接触第二导电阳极层（8）被布置成彼此。在相对于阴极电极2的横向方向上的栅电极4被设置在阴极侧11，栅电极4是在与基体层（6）过电流术语接触。基层（6）包括至少与作为连续层的阴极层5的中央区域接触的第一层61。阴极层5 uicheuk方向边缘和所述基底层（6）键eseoui电阻降低层（10，10' ，10˝），该电阻在第一银层61和阴极侧之间的降低（11）设置在阴极层，阴极层5，并且如果uicheuk方向，电阻降低层（10，10' 盖，10˝）由银，第二导电类型（10' ），其为比第一层61高之间具有的掺杂浓度，或由第一导电型的（10˝）gatjiman低掺杂密度大于阴极层5具有更高的掺杂浓度比漂移层（7）。

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