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11. 发明授权

KR100861236B1 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터 有权
标题翻译：具有低漏电流的柱型场效应晶体管
公开(公告)号：KR100861236B1
公开(公告)日：2008-10-02
申请号：KR1020070035277
申请日：2007-04-10
申请人： 경북대학교 산학협력단
发明人： 이종호
IPC分类号： H01L21/336 , H01L29/78 , B82Y40/00
CPC分类号： H01L29/42392 , G11C11/403 , H01L27/10876 , H01L29/7827 , H01L29/7831 , H01L29/78642 , H01L29/78648 , H01L27/10864 , H01L29/4983
摘要： A pillar type field effect transistor having low leakage current is provided to reduce the amount of current in an off-state by reducing largely GIDL(Gate Induced Drain Leakage). A gate insulating layer(106) is formed on a part of a semiconductor pillar(120). A gate electrode is formed on the gate insulating layer. A source/drain region(103,110) is formed on a region on which the gate electrode is not formed. The gate electrode is composed of a first gate electrode(107), a second gate electrode(109), and a gate interlayer dielectric(108). The first gate electrode has a work function higher than the work function of the second gate electrode. The gate interlayer dielectric is formed between the first gate electrode and the second gate electrode. The first gate electrode and the second gate electrode are electrically connected with each other by using a contact or a metal line.
摘要翻译：提供具有低泄漏电流的柱型场效应晶体管，以通过大量减少GIDL（栅极引入漏极泄漏）来减少关断状态下的电流量。在半导体柱（120）的一部分上形成栅极绝缘层（106）。在栅极绝缘层上形成栅电极。在未形成栅电极的区域上形成源极/漏极区（103,110）。栅电极由第一栅电极（107），第二栅极电极（109）和栅极层间电介质（108）构成。第一栅电极具有比第二栅电极的功函数高的功函数。在第一栅极电极和第二栅极电极之间形成栅极层间电介质。第一栅电极和第二栅极通过使用接触或金属线彼此电连接。

12. 发明授权

KR101904812B1 반도체 장치 有权
公开(公告)号：KR101904812B1
公开(公告)日：2018-10-05
申请号：KR1020110077303
申请日：2011-08-03
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 마츠바야시다이스케
IPC分类号： G11C11/21 , H01L27/115 , H01L29/786
CPC分类号： H01L27/11517 , G11C11/403 , G11C16/0433 , G11C16/0483 , H01L27/1156 , H01L27/1225
摘要： 본발명은전력이공급되지않는상황에서도기억내용을유지할수 있고, 배선개수를삭감함으로써고집적화가도모된반도체장치를제공하는것을목적으로한다. 트랜지스터의오프전류를충분히작게할 수있는재료, 예를들어, 와이드갭 반도체인산화물반도체재료를사용하여반도체장치를구성한다. 트랜지스터의오프전류를충분히작게할 수있는반도체재료를사용함으로써오랜기간에걸쳐정보를유지할수 있다. 또한, 기록용워드선과판독용워드선을공통적으로사용하고또 기록용의비트선과판독용비트선을공통적으로사용하여배선개수를삭감함으로써단위면적당의기억용량을증가시킨다.

13. 发明公开

KR20180066523A 반도체 장치 및 그 제조 방법 审中-公开
公开(公告)号：KR20180066523A
公开(公告)日：2018-06-19
申请号：KR20160167450
申请日：2016-12-09
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： PAK JI UNG , LEE WON CHUL
IPC分类号： H01L27/108 , H01L49/02
CPC分类号： H01L27/10855 , G11C5/025 , G11C7/12 , G11C11/403 , G11C11/412 , G11C11/416 , G11C11/565 , H01L21/285 , H01L21/28568 , H01L27/10814 , H01L27/10852 , H01L27/1116 , H01L27/11293 , H01L28/91 , H01L28/92 , H01L49/02
摘要： 반도체장치및 그제조방법이제공된다. 반도체장치는, 제1 및제2 영역을포함하는셀 영역과, 제1 영역에비해제2 영역에더 인접하는페리영역을포함하는기판, 제1 및제2 영역상에각각배치되는제1 및제2 하부전극, 제1 및제2 하부전극의외벽상에각각배치되는제1 및제2 하부지지패턴, 제1 및제2 하부전극의외벽상에배치되고, 제1 및제2 하부지지패턴상에서제1 및제2 하부지지패턴과이격되는상부지지패턴, 제1 및제2 하부전극, 제1 및제2 하부지지패턴, 및상부지지패턴의표면상에배치되는유전막, 및유전막의표면상에배치되는상부전극을포함하고, 제1 하부지지패턴의두께는제2 하부지지패턴의두께보다얇다.

14. 发明授权

KR101811204B1 반도체 장치 및 그 구동 방법 有权
标题翻译：半导体装置及其驱动方法
公开(公告)号：KR101811204B1
公开(公告)日：2017-12-22
申请号：KR1020127023458
申请日：2011-01-25
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 이노우에히로키 , 가토기요시 , 마츠자키다카노리 , 나가츠카슈헤이
IPC分类号： H01L27/105 , H01L27/12 , H01L27/115 , G11C11/403 , G11C11/405 , G11C11/24
CPC分类号： G11C11/24 , G11C11/403 , G11C11/405 , H01L27/1052 , H01L27/11521 , H01L27/1225
摘要： 본발명의목적은전력이공급되지않을때조차저장된데이터가보유될수 있으며기록횟수가한정되지않는신규한구조를가진반도체장치를제공하는것이다. 상기반도체장치는와이드갭 반도체를사용하여형성되며비트선의전위와동일하거나또는그것과상이한전위를소스선에선택적으로인가하는전위변경회로를포함한다. 따라서, 상기반도체장치의전력소비는충분히저감될수 있다.
摘要翻译：本发明的一个目的是提供一种具有新颖结构的半导体器件，其中即使没有供电并且记录次数不受限制，所存储的数据也可以保持。半导体器件包括使用宽带隙半导体形成的电势变化电路，并且选择性地将与位线的电势相等或不同的电势施加到源极线。因此，可以充分降低半导体器件的功耗。

15. 发明授权

KR101791267B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101791267B1
公开(公告)日：2017-10-27
申请号：KR1020110078048
申请日：2011-08-05
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오누끼다쯔야
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/1225 , G11C11/403 , G11C16/0433 , G11C16/0483 , H01L27/11517 , H01L27/1156
摘要： 전력이공급되지않는상황에서도기억내용의유지가가능하고, 또한, 기입횟수에도제한이없는, 새로운구조의반도체장치를제공하는것을목적중 하나로한다. 또한, 새로운구조의반도체장치의고집적화를도모하고, 단위면적당의기억용량을증가시키는것을목적중 하나로한다. 다치기입을행하는반도체장치및 반도체장치의구동방법에있어서, 산화물반도체층을포함하는트랜지스터를사용한메모리셀에기입을행하는기입트랜지스터의온 오프를제어하는신호선을, 비트선을따르도록배치하고, 판독동작시에용량소자에부여하는전압을기입시에도이용하여, 다치기입을행한다. 트랜지스터의오프전류를충분히작게할 수있는와이드갭 반도체인산화물반도체재료를사용함으로써, 장기간에걸쳐정보를유지하는것이가능하다.
摘要翻译：本发明的另一个目的是提供一种具有新颖结构的半导体器件，即使在没有电力供应的状态下也能够保持存储器内容，并且也不限制写入次数。本发明的另一个目的是实现新结构的半导体器件的高集成度并增加每单位面积的存储容量。用于驱动一种半导体器件和一种半导体器件，其导致中风，一个信号线的氧化物，以控制写晶体管的截止状态用于使用包括半导体层的晶体管在存储器单元中写入的方法，和沿位线排列，读在写入时也使用在操作时施加到电容元件的电压，并且执行多价负载。通过使用能够充分降低晶体管的截止电流的作为宽带隙半导体的氧化物半导体材料，能够长时间维持信息。

16. 发明公开

KR1020150135375A 반도체 장치 및 반도체 장치의 구동 방법 审中-实审
标题翻译：用于驱动半导体器件的半导体器件和方法
公开(公告)号：KR1020150135375A
公开(公告)日：2015-12-02
申请号：KR1020157030032
申请日：2014-03-14
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오누키타츠야
IPC分类号： G11C11/403 , G11C11/4076 , G11C11/4091 , G11C11/56
CPC分类号： G11C11/565 , G11C11/403 , G11C11/4076 , G11C11/4091
摘要： 본발명은, 원하는전위를기록, 판독할수 있는반도체장치를제공하는것을과제로한다. 반도체장치는제1 트랜지스터(Tr), 제2 Tr 및용량소자를포함한다. 반도체장치에서, 데이터를기록하는동작은제1 스텝및 제2 스텝에의해형성된다. 제1 스텝에서, 비트선및 제1 배선에저전압을인가하고, 제1 Tr을온 및제2 Tr을온으로한다. 제2 스텝에서, 제1 배선에제1 전압을인가하고, 또한비트선에대한저전압의인가를차단한다. 데이터를판독하는동작은제3 스텝및 제4 스텝에의해행해진다. 제3 스텝에서, 제1 배선에고전압을인가한다. 제4 스텝에서, 제1 배선에대한고전압의인가를차단하고, 또한용량선에저전압을인가한다.
摘要翻译：提供一种可写入和读出所需电位的半导体器件。半导体器件包括第一晶体管（Tr），第二Tr和电容器。在半导体装置中，通过第一步骤和第二步骤执行写入数据的操作。在第一步骤中，将低电压施加到位线和第一布线以接通第一Tr和第二Tr。在第二步骤中，向第一布线施加第一电压，停止向位线施加低电压。通过第三步骤和第四步骤执行读取数据的操作。在第三步骤中，向第一布线施加高电压。在第四步骤中，停止向第一布线施加高电压，并且向电容器线施加低电压。

17. 发明公开

KR1020140011147A 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리 审中-实审
标题翻译：具有快速阵列区域的半导体存储器单元阵列和包括其的半导体存储器
公开(公告)号：KR1020140011147A
公开(公告)日：2014-01-28
申请号：KR1020120077969
申请日：2012-07-17
申请人： 삼성전자주식회사
发明人： 유학수 , 김대현 , 강욱성 , 박철우 , 최주선 , 최효진
IPC分类号： G11C8/00 , G11C11/408 , G11C11/413
CPC分类号： G11C7/1072 , G06F12/0207 , G06F12/0223 , G06F12/0638 , G11C11/005 , G11C11/403 , G11C11/40622 , G11C29/783 , G11C2029/4402
摘要： In the embodiment according to the concept of the present invention, disclosed is a semiconductor memory cell array. The semiconductor memory cell array includes a first memory cell array area with first group memory cells with preset first operation speeds which are arranged on a chip in a matrix of a row and a column. Also, the semiconductor memory cell array includes a second memory cell array area with second group memory cells with second operation speeds faster than the first operation speeds which are arranged on the chip in the matrix of the row and the column by interposing an input and output sense amplifier. Thereby, the operation performance of a memory chip is improved and low power consumption is obtained.
摘要翻译：在根据本发明的概念的实施例中，公开了半导体存储单元阵列。半导体存储单元阵列包括具有第一组存储器单元的第一存储单元阵列区，其具有预定的第一操作速度，其布置在行和列的矩阵中的芯片上。此外，半导体存储单元阵列包括具有第二组存储单元的第二存储单元阵列区域，第二组存储单元的第二操作速度比通过插入输入和输出的布置在行和列的矩阵中的芯片上的第一操作速度更快感测放大器。由此，能够提高存储芯片的动作性能，能够获得低功耗。

18. 发明公开

KR1020130044370A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020130044370A
公开(公告)日：2013-05-02
申请号：KR1020137009129
申请日：2010-10-28
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이 , 고야마준 , 카토키요시
IPC分类号： H01L27/105 , H01L27/108 , H01L21/8242
CPC分类号： H01L21/02554 , G11C11/403 , G11C11/405 , G11C16/0425 , H01L21/02565 , H01L21/02631 , H01L21/02664 , H01L27/0688 , H01L27/105 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11551 , H01L27/1156 , H01L27/1203 , H01L27/1225
摘要： 본 발명은 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 본 발명의 반도체 장치는 직렬로 접속된 메모리 셀과 용량 소자를 가진다. 메모리 셀의 하나는 비트선 및 소스선에 접속된 제 1 트랜지스터와, 신호선 및 워드선에 접속된 제 2 트랜지스터와, 워드선에 접속된 용량 소자를 가진다. 제 2 트랜지스터는 산화물 반도체층을 포함한다. 제 1 트랜지스터의 게이트 전극과, 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자의 전극의 한쪽이 서로 접속된다.
摘要翻译：本发明的目的是提供一种新结构的半导体器件。本发明的半导体器件具有串联连接的存储单元和电容元件。其中一个存储器单元具有连接到位线和源极线的第一晶体管，连接到信号线和字线的第二晶体管以及连接到字线的电容器元件。第二晶体管包括氧化物半导体层。第一晶体管的栅电极，第二晶体管的源电极或漏电极中的一个以及电容器元件的一个电极彼此连接。

19. 发明公开

KR1020130033271A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020130033271A
公开(公告)日：2013-04-03
申请号：KR1020120050927
申请日：2012-05-14
申请人： 가부시끼가이샤 도시바
发明人： 구리따다까히로 , 니시요시후미 , 다쯔무라고스께 , 기노시따아쯔히로
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L21/28291 , G11C7/02 , G11C11/403 , H01L21/28282 , H01L27/108 , H01L27/10873 , H01L29/4234 , H01L29/516
摘要： PURPOSE: A semiconductor device is provided to normally read data without frequent refresh operations. CONSTITUTION: A memory cell(MC) includes a write transistor(M1) and a read transistor(M2). One side of the source and the drain of the write transistor is connected to a write bit line(WBL). The other side of the source and the drain of the write transistor is connected to the gate of the read transistor. The gate of the read transistor is connected to a write word line(WWL). One side of the source and the drain of the read transistor is connected to a read bit line(RBL). The other side of the source and the drain of the read transistor is connected to a read word line(RWL).
摘要翻译：目的：提供半导体器件，以便在不频繁刷新操作的情况下正常读取数据。构成：存储单元（MC）包括写晶体管（M1）和读晶体管（M2）。写晶体管的源极和漏极的一侧连接到写位线（WBL）。写入晶体管的源极和漏极的另一侧连接到读取晶体管的栅极。读取晶体管的栅极连接到写入字线（WWL）。读取晶体管的源极和漏极的一侧连接到读位线（RBL）。读取晶体管的源极和漏极的另一侧连接到读取字线（RWL）。

20. 发明公开

KR1020120115131A 기억 장치, 및 상기 기억 장치를 사용한 반도체 장치 审中-实审
标题翻译：使用其的存储器件和半导体器件
公开(公告)号：KR1020120115131A
公开(公告)日：2012-10-17
申请号：KR1020120035921
申请日：2012-04-06
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 구로카와요시유키
IPC分类号： G11C7/00 , G11C11/34
CPC分类号： G11C11/404 , G11C11/005 , G11C11/401 , G11C11/403 , G11C11/405 , G11C29/50016
摘要： PURPOSE: A memory device and a semiconductor device using the same are provided to improve an operation speed by reducing the frequency of refresh operations in comparison with a DRAM. CONSTITUTION: A buffer memory device(203) includes a first memory cell and a second memory cell and stores data including a command transmitted from a main memory device. A control device(201) reads data from the buffer memory device and controls the buffer memory device and an operating device according to the command.
摘要翻译：目的：提供一种存储器件和使用其的半导体器件，以通过与DRAM相比降低刷新操作的频率来提高操作速度。构成：缓冲存储器件（203）包括第一存储器单元和第二存储器单元，并且存储包括从主存储器件发送的命令的数据。控制装置（201）从缓冲存储装置读取数据，根据该命令控制缓冲存储装置和操作装置。

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