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11. 发明授权

KR101533564B1 메모리 내 CPU 캐시 아키텍처 有权
公开(公告)号：KR101533564B1
公开(公告)日：2015-07-03
申请号：KR1020137023388
申请日：2011-12-04
申请人： 피쉬, 루셀, 해밀튼
发明人： 피쉬,루셀,해밀튼
IPC分类号： G06F12/08
CPC分类号： G06F12/0842 , G06F15/7821 , Y02D10/12 , Y02D10/13
摘要： 하나의예시적메모리내 CPU 캐시아키텍처실시예는각각의프로세서에대해, 디멀티플렉서, 및복수의파티셔닝된캐시를포함하며, 상기캐시는명령주소지정레지스터전용인 I-캐시와소스주소지정레지스터전용인 X-캐시를포함하며, 프로세서각각은연관된캐시에대해하나의 RAM 행을포함하는온-칩버스를액세스하며, 모든캐시는한 번의 RAS 사이클에서필(fill) 또는플러시(flush)되도록동작하며, RAM 행의모든센스앰프는디멀티플렉서에의해자신의연관된캐시의대응하는복제비트로의연결이해제될수 있다. 다양한실시예에따라개선된또는개선을보조하는몇 가지방법이또한개시된다. 이요약서는검색시 본발명의기술적내용을빠르게파악하도록제공되며, 청구항의범위나사상을의미하거나한정하도록사용되지않을것임을강조한다 .

12. 发明公开

KR1020150004908A 통계적 프로세싱 有权
标题翻译： STOCHASTIC加工
公开(公告)号：KR1020150004908A
公开(公告)日：2015-01-13
申请号：KR1020147033522
申请日：2013-05-29
申请人： 캐시 홀딩스 엘엘씨
发明人： 로스패트릭디
IPC分类号： G06F15/76
CPC分类号： G06F7/58 , G06F7/588 , G06F21/00 , G06F21/62 , H04L9/0662 , H04L9/16 , H04L9/3236 , G06F15/76 , G06F15/7821 , G06F2015/761 , G06F2015/763
摘要： 데이터를 통계적으로 프로세싱하는 시스템, 방법 및 디바이스가 개시된다. 프로세서(processor)상에서 동작하고, 데이터의 통계적 프로세싱을 관리하고 제어하도록 구성된 아키텍트 모듈(architect module); 함수로부터 도출되지 않은 비 결정론적 값들의 스트림을 제공하도록 구성된 비 결정론적 데이터 풀 모듈(non-deterministic data pool module); 각각이 아키텍트 모듈에 의해 요청된 데이터를 통계적으로 프로세싱하도록 구성된, 다수의 기능적 등가 데이터 프로세싱 모듈(functionally equivalent data processing module); 통계적으로 프로세싱되기를 원하는 데이터 세트를 피딩(feeding)하도록 구성되는 데이터 피드 모듈; 메모리 저장 디바이스를 포함하고, 사전 정의된 프로세싱 아키텍쳐(predefined processing architecture)를 복제하고 이용되는 프로세싱 아키텍쳐를 기록하기 위해 아키텍트 모듈에 충분한 정보를 제공하도록 구성된 구조 메모리 모듈이 있다.
摘要翻译：一种用于随机处理数据的系统，方法和设备。存在在被配置为管理和控制数据的随机处理的处理器上操作的架构师模块，非确定性数据池模块被配置为提供不是从功能导出的非确定性值流，多个功能等效数据每个被配置为随机地处理由建筑师模块所要求的数据的处理模块，被配置为馈送期望被随机处理的数据集的数据馈送，以及包括存储器存储设备并被配置为为建筑师提供足够信息的结构存储器模块模块来复制预定义的处理架构并记录利用的处理架构。

13. 发明公开

KR1020140070441A 스마트 메모리 아키텍쳐를 제공하기 위한 방법 및 시스템 审中-实审
标题翻译：提供智能存储器架构的方法和系统
公开(公告)号：KR1020140070441A
公开(公告)日：2014-06-10
申请号：KR1020130146387
申请日：2013-11-28
申请人： 삼성전자주식회사
发明人： 옹,아드리안이.
IPC分类号： G11C29/10 , G11C11/15
CPC分类号： G11C29/12 , G06F11/00 , G06F15/7821 , G06F21/00 , G11C11/16 , G11C13/0002 , G11C29/42 , G11C29/44
摘要： A smart memory controller comprises a memory comprising one or more memory chips and a processor comprising one or more memory processor chips. A system comprises the smart memory controller capable of performing a bit error ratio self-test. The smart memory controller comprises a bit error ratio controller logic which controls the bit error ratio self-test. A writing error ratio test pattern generator generates a wiring error test pattern for the bit error ratio self-test. A reading error ratio test pattern generator generates a reading error test pattern for the self-test. The smart memory controller generates an error ratio timing pattern; performs the self-test; measures an error ratio caused by a result; automatically adjusts one or more test parameters based on the error ratio; and repeats the self-test by using the adjusted parameters.
摘要翻译：智能存储器控制器包括包括一个或多个存储器芯片的存储器和包括一个或多个存储器处理器芯片的处理器。系统包括智能存储器控制器，其能够执行误比特率自检。智能存储器控制器包括控制比特误码率自检的误比特率控制器逻辑。写错误率测试模式发生器产生用于误码率自检的布线误差测试模式。读取错误率测试模式发生器产生用于自检的读取错误测试模式。智能存储器控制器产生错误率定时模式; 执行自检; 测量由结果引起的错误率; 根据误差率自动调整一个或多个测试参数; 并使用调整后的参数重复自检。

14. 发明公开

KR1020120070602A 내부 프로세서를 구비한 메모리 및 메모리 내의 데이터 통신 방법 无效
标题翻译：具有内部处理器的内存和内存中的数据通信方法
公开(公告)号：KR1020120070602A
公开(公告)日：2012-06-29
申请号：KR1020127012594
申请日：2010-10-07
申请人： 마이크론 테크놀로지, 인크.
发明人： 워커,로버트 , 스키너,댄 , 머리트,토드,에이. , 파울로우스키,제이.토마스
IPC分类号： G06F12/00 , G06F13/38 , G11C7/00
CPC分类号： G06F13/1673 , G06F3/0613 , G06F3/0625 , G06F3/0659 , G06F3/067 , G06F3/0683 , G06F9/3001 , G06F9/30043 , G06F12/0813 , G06F13/4068 , G06F15/7821
摘要： 내부 프로세서들을 구비한 메모리, 및 그러한 메모리 내에서의 데이터 통신 방법들이 제공된다. 일 실시예에서, 내부 프로세서는 하나 이상의 버퍼들을 통해 메모리 장치 상의 메모리 어레이 상의 하나 이상의 뱅크들에 동시에 액세스할 수 있다. 내부 프로세서는 둘 이상의 뱅크에 액세스할 수 있는 버퍼에 결합되거나, 뱅크에 각각 액세스할 수 있는 둘 이상의 버퍼에 결합될 수 있으며, 따라서 데이터가 상이한 뱅크들로부터 검색될 수 있는 동시에 그들에 저장될 수 있다. 게다가, 메모리 장치는 내부 프로세서들 각각에 결합된 버퍼들과 같은 메모리 컴포넌트들 사이의 결합들을 통한 하나 이상의 내부 프로세서들 사이의 통신을 위해 구성될 수 있다. 따라서, 상이한 내부 프로세서들에 의해 다중 연산 명령이 수행될 수 있으며, 하나의 내부 프로세서로부터의 (중간 결과들과 같은) 데이터가 메모리의 다른 내부 프로세서로 전송되어, 명령(들)의 병렬 실행을 가능하게 할 수 있다.
摘要翻译：提供具有内部处理器的存储器，以及在这种存储器内的数据通信方法。在一个实施例中，内部处理器可以经由一个或多个缓冲器同时访问存储器设备上的存储器阵列上的一个或多个存储体。内部处理器可以耦合到能够访问多于一个存储体的缓冲器，或者耦合到多个缓冲器，每个缓冲器可以访问存储体，从而可以同时从不同的存储体中检索数据并存储在其中。此外，存储器设备可以被配置为通过存储器组件（诸如耦合到每个内部处理器的缓冲器）之间的耦合来在一个或多个内部处理器之间进行通信。因此，可以由不同的内部处理器执行多操作指令，并且可以将来自一个内部处理器的数据（例如中间结果）传送到存储器的另一内部处理器，从而能够并行执行指令。

15. 发明公开

KR1020120048596A 메모리 병목이 없는 저소비전력 및 고속 컴퓨터 有权
标题翻译：低能量消耗和高速计算机，没有内存瓶盖
公开(公告)号：KR1020120048596A
公开(公告)日：2012-05-15
申请号：KR1020127002982
申请日：2010-07-20
申请人： 나카무라 다다오 , 플린 마이클 제이.
发明人： 나카무라다다오 , 플린마이클제이.
IPC分类号： G06F9/38 , G06F13/14 , G06F1/04 , G06F1/32
CPC分类号： G11C7/1072 , G06F1/08 , G06F5/065 , G06F5/08 , G06F7/57 , G06F9/30134 , G06F9/3889 , G06F12/0875 , G06F15/7821 , G11C19/184 , Y02D10/12 , Y02D10/13
摘要： 컴퓨터 시스템은 프로세서(11)와 마칭 메인 메모리(31)를 포함하며, 프로세서는 제어 유닛(111)과 ALU(112)를 포함하고, ALU는 클록 신호와 동기하여 산술 및 논리 연산을 실행하도록 구성되며, 마칭 메인 메모리는 메모리 유닛의 어레이를 포함하고 각각의 메모리 유닛에 정보를 기억시키고 클록 신호와 동기하여 전송하도록 구성되며, 기억된 정보를 프로세서(11)에 능동적이며 순차적으로 제공하여, ALU(112)가 기억된 정보를 사용하여 산술 및 논리 연산을 실행할 수 있다. ALU(112)에서의 처리 결과는 마칭 메인 메모리(31)에 발송되지만, 마칭 메인 메모리(31)로부터 프로세서로의 명령어 흐름은 단일 방향만 가능하도록 되어 있다.

16. 发明授权

KR100489719B1 특수 메모리 장치 失效
标题翻译：专用存储器件
公开(公告)号：KR100489719B1
公开(公告)日：2005-05-16
申请号：KR1020020032648
申请日：2002-06-11
申请人： 조란 마이크로일렉트로닉스 리미티드
发明人： 아이로니,알론 , 자크,사차프
IPC分类号： G06F13/28
CPC分类号： G06F13/1647 , G06F9/3877 , G06F15/7821
摘要： 주문형 신호 처리 유닛(ASSPU)이 내장된 특수 메모리 장치가 개시된다. ASSPU는 주처리 유닛 대신에 하나 이상의 사전 결정된 태스크를 처리한다. ASSPU와 주처리 유닛은 메모리칩 상의 메모리를 동시에 액세스할 수 있다.

17. 发明授权

KR100454441B1 전폭캐쉬를가진집적프로세서/메모리장치 失效
公开(公告)号：KR100454441B1
公开(公告)日：2004-12-17
申请号：KR1019970030446
申请日：1997-07-01
申请人： 선 마이크로시스템즈 인코퍼레이티드
发明人： 노웨직앤드리스 , 솔스버리애쉴리 , 퐁풩
IPC分类号： G06F12/00
CPC分类号： G06F12/0893 , G06F15/7821
摘要： An integrated processor/memory device comprising a main memory, a CPU, and a full width cache. The main memory comprises main memory banks. Each of the main memory banks stores rows of words. The rows are a predetermined number of words wide. The cache comprises cache banks. Each of the cache banks stores one or more cache lines of words. Each of the cache lines has a corresponding row in the corresponding main memory bank. The cache lines are the predetermined number of words wide. When the CPU issues an address in the address space of the corresponding main memory bank, the cache bank determines from the address and the tags of the cache lines whether a cache bank hit or a cache miss has occurred in the cache bank. When a cache bank miss occurs, the cache bank replaces a victim cache line of the cache lines with a new cache line that comprises the corresponding row of the corresponding memory bank specified by the issued address.
摘要翻译：包括主存储器，CPU和全宽度高速缓存的集成处理器/存储器设备。主存储器包含主存储器组。每个主存储器存储单词的行。这些行是预定数量的字宽。高速缓存包括高速缓存组。每个高速缓存存储区存储一个或多个高速缓存行字。每个高速缓存行在相应的主存储器组中具有对应的行。高速缓存行是预定数量的字宽。当CPU在相应的主存储体的地址空间中发布地址时，高速缓冲存储体根据高速缓存行的地址和标签来确定高速缓存体中是否发生了高速缓冲存储体命中或高速缓存未命中。当发生高速缓冲存储体未命中时，高速缓冲存储体用高速缓存线替换高速缓存线的受害高速缓存线，该新高速缓存线包括由发布的地址指定的相应存储体的对应行。＆lt;图像＆GT;

18. 发明公开

KR1020030064391A 대규모 병렬 프로세서 어레이를 메모리 어레이에 비트직렬 방식으로 접속하는 방법 및 장치 有权
标题翻译： 대규모병렬프로세서어레이를메라리어레이에비트직렬방식으로접속하는방법및장
公开(公告)号：KR1020030064391A
公开(公告)日：2003-07-31
申请号：KR1020037002937
申请日：2001-08-31
申请人： 마이크론 테크놀로지, 인크
发明人： 키어쉬,그래햄
IPC分类号： G11C7/00
CPC分类号： G06F15/8007 , G06F15/7821
摘要： 소프트웨어에 의한 데이터 변환이 필요하지 않고 데이터가 노말 모드나 수직 모드로 메모리에 직접 저장될 수 있도록 MPP 어레이의 프로세서 어레이를 메모리에 접속하는 방법 및 장치가 개시된다. 다중 PE가 접속을 메모리 어레이의 다중 데이터 비트에 분배하는 접속 회로가 제공된다. 1개 또는 2개 메모리 데이터 비트로부터 리드된(또는 에 라이트될) 데이터를 저장하는 각 PE는 복수개의 메모리 버퍼 레지스터에 연관된다. 수평(노말) 모드에서는, 임의의 바이트의 모든 비트가 동일 PE에 저장되도록, 즉 각 PE에 연관된 각 세트의 버퍼 레지스터가 외부 장치에 의해 인식되는 바와 같이 1 바이트를 포함하도록 메모리 비트가 선택된다. 수직(비트 직렬) 모드에서는, 각 세트의 버퍼 레지스터가 메모리 워드의 PE 위치에 해당하는 메모리의 연속적인 지점에서 연속적인 비트를 포함한다. 상기 선택은 레지스터의 입력단에 있는 멀티플렉서와, 각 데이터 라인을 드라이브하는 1쌍의 3상태(tri-state) 드라이버를 사용하여 성취된다.
摘要翻译：一种用于将MPP阵列的处理器阵列连接到存储器的方法和设备，使得不需要通过软件的数据转换，并且可以将数据直接存储在存储器中的正常模式或垂直模式中。提供了一种连接电路，其中多个PE共享其到存储器阵列中的多个数据位的连接。每个PE与多个存储器缓冲寄存器相关联，这些寄存器存储从一个或两个存储器数据位读取（或写入）一个或两个存储器数据位的数据。在水平（正常）模式连接中，选择存储器位，使得给定字节的所有位都存储在相同的PE中，即，与相应PE相关联的每组缓冲寄存器包含一个外部设备看到的字节。在垂直（位串行）模式下，每组缓冲寄存器都包含与存储器字中该PE位置对应的存储器中连续位置的连续位。利用寄存器输入上的多路复用器和驱动每条数据线的一对三态驱动器实现选择。

19. 发明授权

KR100227988B1 분산 처리 메모리를 갖는 컴퓨터 시스템 失效
标题翻译：分布式处理存储器
公开(公告)号：KR100227988B1
公开(公告)日：1999-11-01
申请号：KR1019910004262
申请日：1991-03-15
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쉬발링에스.마한트-쉐티 , 데레크제이.스미스 , 바사바라야아이,파와테 , 죠지알.도딩톤 , 워렌엘.빈 , 마크지.하워드 , 토마스제이.아톤
IPC分类号： G06F12/06 , G11C11/401
CPC分类号： G06F9/3879 , G06F12/0646 , G06F15/7821
摘要： 본 발명은 2개의 모드에 대해 데이타 메모리(202), 매립된 논리회로(206) 및 동시 통신 메모리(204)를 갖는 메모리 칩에 관한 것으로 국부 계산 모드 이외에 통상의 메모리 모드를 갖고 있다. 또한, 이러한 칩들 및 어드레스 관련 메모리 시스템의 계층 구조를 갖고 있다.

20. 发明公开

KR1020170099407A 통계적 프로세싱 审中-实审
标题翻译：统计处理
公开(公告)号：KR1020170099407A
公开(公告)日：2017-08-31
申请号：KR1020177022828
申请日：2013-05-29
申请人： 캐시 홀딩스 엘엘씨
发明人： 로스패트릭디
IPC分类号： G06F15/76 , G06F15/78
CPC分类号： G06F7/58 , G06F7/588 , G06F21/00 , G06F21/62 , H04L9/0662 , H04L9/16 , H04L9/3236 , G06F15/76 , G06F15/7821 , G06F2015/761 , G06F2015/763
摘要： 데이터를통계적으로프로세싱하는시스템, 방법및 디바이스가개시된다. 프로세서(processor)상에서동작하고, 데이터의통계적프로세싱을관리하고제어하도록구성된아키텍트모듈(architect module); 함수로부터도출되지않은비 결정론적값들의스트림을제공하도록구성된비 결정론적데이터풀 모듈(non-deterministic data pool module); 각각이아키텍트모듈에의해요청된데이터를통계적으로프로세싱하도록구성된, 다수의기능적등가데이터프로세싱모듈(functionally equivalent data processing module); 통계적으로프로세싱될데이터세트를피딩(feeding)하도록구성되는데이터피드모듈; 메모리저장디바이스를포함하고, 사전정의된프로세싱아키텍쳐(predefined processing architecture)를복제하고이용되는프로세싱아키텍쳐를기록하기위해아키텍트모듈에충분한정보를제공하도록구성된구조메모리모듈이있다.
摘要翻译：公开了用于统计处理数据的系统，方法和设备。在处理器上运行的架构师模块，用于管理和控制数据的统计处理; 非确定性数据池模块，其被配置为提供不是从函数得出的非确定性值的流; 多个功能等同的数据处理模块，每个模块被配置为统计处理由建筑师模块请求的数据; 数据馈送模块，被配置为馈送要被统计处理的数据集; 存在结构化的存储器模块，其包括存储器存储设备并且被配置为复制预定义的处理体系结构并向建筑师模块提供足够的信息以记录正在使用的处理体系结构。

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