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11. 发明公开

KR1019980006354A 반도체 소자의 전하 저장 전극 无效
标题翻译：电荷存储电极
公开(公告)号：KR1019980006354A
公开(公告)日：1998-03-30
申请号：KR1019960024389
申请日：1996-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： H01L27/108

12. 发明授权

KR1019960016321B1 2층 구조의 폴리실리콘/산화막 식각 방법 失效
标题翻译：氧化膜薄膜结构多层膜的蚀刻方法
公开(公告)号：KR1019960016321B1
公开(公告)日：1996-12-09
申请号：KR1019930008191
申请日：1993-05-13
申请人： 에스케이하이닉스 주식회사
发明人： 강효상 , 정종호
IPC分类号： G03F7/36
摘要： generating a Cl2 plasma by loading a silicon substrate(1) into a plasma-etching apparatus in a high vacuum after forming a photoresist pattern(5) on a polysilicon film(3) to inject Cl2 gas into the etching apparatus; generating CCl by the reaction of carbon components contained in the Cl2 plasma, radical and the photoresist to etch a native oxide film(4) grown on the polysilicon film(3); etching the polysilicon film by the reaction of the the Cl2 plasma ion, radical and the polysilicon film; and generating CCl by the reaction of the the Cl2 plasma ion, radical and the carbon component contained in the photoresist to etch the oxide film(2) revealed by the CCl.
摘要翻译：通过在多晶硅膜（3）上形成光致抗蚀剂图案（5）之后，在高真空中将硅衬底（1）加载到等离子体蚀刻装置中以将Cl 2气体注入到蚀刻装置中来产生Cl 2等离子体; 通过Cl 2等离子体，自由基和光致抗蚀剂中包含的碳成分的反应产生CCl，以蚀刻在多晶硅膜（3）上生长的自然氧化物膜（4）; 通过Cl2等离子体离子，自由基和多晶硅膜的反应蚀刻多晶硅膜; 并通过Cl 2等离子体离子，自由基和光致抗蚀剂中包含的碳成分的反应来生成CCl，以蚀刻由CCl显示的氧化物膜（2）。

13. 发明公开

KR1019950029857A 금속배선형성방법 无效
标题翻译：形成金属布线的方法
公开(公告)号：KR1019950029857A
公开(公告)日：1995-11-24
申请号：KR1019940008042
申请日：1994-04-16
申请人： 에스케이하이닉스 주식회사
发明人： 전종포 , 민영석 , 맹창호 , 강영수 , 정종호
IPC分类号： G03F7/00

14. 发明授权

KR1019950012741B1 디램셀의 캐패시터 전극 제조방법 失效
标题翻译：制造DRAM单元的电容器电极的方法
公开(公告)号：KR1019950012741B1
公开(公告)日：1995-10-20
申请号：KR1019920024540
申请日：1992-12-17
申请人： 에스케이하이닉스 주식회사
发明人： 이하열 , 정종호 , 윤여진 , 최봉호
IPC分类号： H01L27/04
摘要： patterning a polysilicon layer which is formed in the upper side of a dielectric film surrounding a charge storage electrode to form a plate electrode; in patterning the plate electrode, forming in parallel the upper and lower electrodes faced to each other; and etching the upper side surface of the lower electrode with a plasma etching equipment to thereby forming a flat surface of the upper side surface. Each of the upper and lower electrodes is made of a pure aluminum.
摘要翻译：图案化形成在包围电荷存储电极的电介质膜的上侧中的多晶硅层，以形成平板电极; 在图案化板电极时，平行地形成彼此面对的上电极和下电极; 并用等离子体蚀刻设备蚀刻下电极的上侧表面，从而形成上侧表面的平坦表面。上下电极均由纯铝制成。

15. 发明授权

KR1019950004978B1 실리사이드막/폴리실리콘층 식각방법 失效
标题翻译：蚀刻硅石/多晶硅层的方法
公开(公告)号：KR1019950004978B1
公开(公告)日：1995-05-16
申请号：KR1019920020362
申请日：1992-10-31
申请人： 에스케이하이닉스 주식회사
发明人： 정종호 , 이하열 , 최봉호 , 윤여진
IPC分类号： G03F7/26
摘要： The method includes the steps of sequentially forming a polysilicon layer (2) and a silicide film (3) on a lower insulating film (1), forming a photosenstive pattern (4) thereon, etching the film (3) to form a silicide pattern (3A), completely removing the natural oxide film (10) formed on the layer (2) by a plasma process using C2F6 or CF4 gas, and etching the layer (2) to form a polysilicon pattern (2A), thereby completely removing the natural oxide film to improve the quality and yield of device.
摘要翻译：该方法包括以下步骤：在下绝缘膜（1）上依次形成多晶硅层（2）和硅化物膜（3），在其上形成光敏图案（4），蚀刻膜（3）以形成硅化物图案（3A），通过使用C2F6或CF4气体的等离子体工艺完全除去形成在层（2）上的自然氧化膜（10），并蚀刻层（2）以形成多晶硅图案（2A），从而完全除去天然氧化膜提高设备的质量和产量。

16. 发明公开

KR1019940026635A 2층 구조의 폴리실리콘/산화막 식각 방법 失效
公开(公告)号：KR1019940026635A
公开(公告)日：1994-12-09
申请号：KR1019930008191
申请日：1993-05-13
申请人： 에스케이하이닉스 주식회사
发明人： 강효상 , 정종호
IPC分类号： G03F7/36

17. 发明公开

KR1019940012057A 고농도 불순물 이온 주입시의 감광막 패턴 처리 방법 无效
标题翻译：在高密度不可能离子注入下处理光敏薄膜图案的方法
公开(公告)号：KR1019940012057A
公开(公告)日：1994-06-22
申请号：KR1019920021940
申请日：1992-11-21
申请人： 에스케이하이닉스 주식회사
发明人： 최봉호 , 정종호 , 윤여진 , 이하열
IPC分类号： G03F7/26
摘要： 본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 트랜지스터의 소오스/드래인 영역에 고농도 불순물 이온을 주입할때 사용되는 감광막 패턴의 상부 표켠으로 불순물 이온이 침투하여 성분변화층을 생성하고, 이 성분변화층이 이 산호 플라즈마 식각 공정에서 잔여 불순물을 생성하는 것을 방지하기 위해, 고농도 불순물 이온을 주입하기 전에 감광막 패턴에 자외선 베이커를 추가실시하여 감광막 패터 표면에 경화층을 형성함으로써 고농도 불순물이 감광막 패턴내부로 주입되지 못하도록 하는 고농도 불순물 이온 주입시의 감광막 패턴 처리 기술이다.

18. 发明授权

KR102031201B1 레이턴시 제어회로 및 이를 포함하는 반도체 메모리 장치 有权
公开(公告)号：KR102031201B1
公开(公告)日：2019-10-11
申请号：KR1020120149966
申请日：2012-12-20
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C7/22 , H03K5/156

19. 发明公开

KR1020170053478A 반도체 장치 및 그 제조방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170053478A
公开(公告)日：2017-05-16
申请号：KR1020150156055
申请日：2015-11-06
申请人： 에스케이하이닉스 주식회사
发明人： 신학섭 , 남상혁 , 박병수 , 정종호
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , H01L21/4846 , H01L21/486 , H01L23/5226 , H01L27/11575
摘要： 본발명의일 실시예에따른반도체장치는셀 영역및 상기셀 영역으로부터제1 방향을따라연장된콘택영역을포함하는기판; 상기콘택영역상에서계단구조를이루도록상기기판상에서로이격되어적층된도전패턴들; 상기계단구조를통해노출된상기도전패턴들에각각접촉되어상기도전패턴들의적층방향을따라연장된콘택플러그들; 상기콘택플러그들중 어느하나를사이에두고상기제1 방향에교차하는제2 방향에서마주하도록배치되고, 상기도전패턴들을관통하는제1 그룹의제1 슬릿절연막들; 및상기콘택영역상에서상기제1 방향을따라연장되어상기도전패턴들을관통하고, 상기제1 그룹의제1 슬릿절연막들및 상기콘택플러그들을사이에두고상기제2 방향에서마주하도록배치된제1 그룹의제2 슬릿절연막들을포함할수 있다.
摘要翻译：根据本发明实施例的半导体器件包括：衬底，包括单元区域和从单元区域沿第一方向延伸的接触区域; 导电图案堆叠在基板上以在接触区域上形成台阶结构; 接触插塞沿着导电图案的堆叠方向延伸，接触插塞接触通过台阶结构暴露的导电图案; 第一组第一切口绝缘层，沿着与所述第一方向交叉的第二方向彼此面对，所述第一切口绝缘层中的一个所述接触塞插置在所述第一方向上并穿过所述导电图案; 以及第一组，沿着所述接触区域上的所述第一方向延伸并且穿过所述导电图案并且布置为在所述第二方向上面向所述第一组第一切口绝缘膜和所述接触塞， Ag 2狭缝绝缘膜。

20. 发明公开

KR1020140010658A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020140010658A
公开(公告)日：2014-01-27
申请号：KR1020120077187
申请日：2012-07-16
申请人： 에스케이하이닉스 주식회사
发明人： 정종호
IPC分类号： G11C7/22 , G11C8/00
CPC分类号： H03L7/081 , G11C7/1066 , G11C7/222 , H03L7/07 , H03L7/0816
摘要： The present invention relates to a semiconductor device that requires latency control. Provided is the semiconductor device comprising: a clock buffer unit for buffering an external clock; a first delay fixing loop for calculating a first delay time for delaying a source clock buffered by the clock buffer unit and delaying the source clock as the first delay time to generate a delay fixing clock; a delay time calculator for calculating a second delay time for delaying an internal command using the source clock and reflecting a third delay time generated in an internal command generator to calculate the second delay time; a latency control unit for generating a shifting control signal based on the third delay time and CAS latency (CL); a command buffer unit for buffering an external command; the internal command generator for generating an internal command in response to a source command buffered by the command buffer unit; a shifting unit for reflecting the second delay time to shift the internal command and shifting the internal command in response to the shifting control signal and the delay fixing clock; and an output control unit for outputting read data to the outside in response to a read command shifted by the shifting unit. [Reference numerals] (201) Clock buffer unit; (220) First delay fixing loop; (230) Delay time calculator(Second delay fixing loop); (240) Latency control unit; (250) Command buffer unit; (260) Internal command generator; (271) Fourth variable delay unit; (273) Latency shifting unit; (280) Output control unit
摘要翻译：本发明涉及一种需要等待时间控制的半导体器件。提供的半导体器件包括：用于缓冲外部时钟的时钟缓冲器单元; 第一延迟定影环路，用于计算用于延迟由时钟缓冲器单元缓冲的源时钟的第一延迟时间，并延迟源时钟作为第一延迟时间以产生延迟固定时钟; 延迟时间计算器，用于计算用于使用源时钟延迟内部命令的第二延迟时间，并反映在内部命令发生器中产生的第三延迟时间以计算第二延迟时间; 延迟控制单元，用于基于第三延迟时间和CAS等待时间（CL）产生移位控制信号; 用于缓冲外部命令的命令缓冲器单元; 内部命令发生器，用于响应于由命令缓冲器单元缓冲的源命令产生内部命令; 移位单元，用于响应于移位控制信号和延迟固定时钟反映第二延迟时间以移位内部命令和移位内部命令; 以及输出控制单元，用于响应于由所述移位单元移位的读取命令，将读取数据输出到外部。（附图标记）（201）时钟缓冲器单元; （220）第一延迟固定环; （230）延迟时间计算器（第二延迟固定回路）; （240）延迟控制单元; （250）命令缓冲单元; （260）内部命令发生器; （271）第四个可变延迟单元; （273）延时单元; （280）输出控制单元

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