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131. 发明授权

KR101733050B1 3개의 단자를 갖는 공진기 및 그 제조 방법 有权
公开(公告)号：KR101733050B1
公开(公告)日：2017-05-08
申请号：KR1020100116247
申请日：2010-11-22
申请人： 삼성전자주식회사 , 고려대학교 산학협력단
发明人： 송인상 , 황성우 , 박윤권 , 주병권 , 이재성 , 신제식 , 김희태
IPC分类号： H01P7/10 , B82Y10/00 , B82Y40/00 , H01L29/423 , H01L29/66 , H01L29/06 , H01L29/10 , H01L29/41 , H01L29/78 , H03H9/02
CPC分类号： H01L29/0676 , B82Y10/00 , B82Y40/00 , H01L29/1033 , H01L29/413 , H01L29/42376 , H01L29/4238 , H01L29/66439 , H01L29/785 , H03D1/18 , H03D3/26 , H03D7/12 , H03H2009/02314
摘要： 3개의단자를갖는공진기및 그제조방법이개시된다. 본발명의실시예들에따르면, 공진기가적어도하나의나노와이어를포함함으로써, RF 소자가고성능및 저전력으로구동될수 있고, 나노기술을이용하여공진기를형성함으로써, RF 소자가소형화될수 있으며, 또한, 나노공진기를이용한믹서(Mixer)의형성이가능하여, 공진기기반의기타소자와의집적화가가능하다.

132. 发明授权

KR101732284B1 비대칭 GaN 트랜지스터들 및 상승 모드 동작을 위한 자기-정렬 구조들 및 방법들 有权
公开(公告)号：KR101732284B1
公开(公告)日：2017-05-02
申请号：KR1020157004723
申请日：2013-06-12
申请人： 인텔 코포레이션
发明人： 다스굽타,산사프타크 , 텐,한위 , 라도사블예비치,마르코 , 무케르지,닐로이 , 고엘,니티 , 카베히에,사나즈 , 성,승훈 , 필라리세티,라비 , 차우,로버트에스.
IPC分类号： H01L29/66 , H01L29/778 , H01L29/08 , H01L29/20 , H01L29/423
CPC分类号： H01L29/7784 , H01L21/0254 , H01L21/2233 , H01L21/2236 , H01L21/2654 , H01L21/26546 , H01L21/31111 , H01L21/31144 , H01L29/0847 , H01L29/2003 , H01L29/205 , H01L29/207 , H01L29/42376 , H01L29/66462 , H01L29/7786 , H01L29/7787
摘要： 실시예들은 HEMT(High Electron Mobility Transistor)들을포함한다. 실시예들에서, 게이트전극은소스및 드레인반도체영역으로부터상이한거리들만큼이격되어높은항복전압및 낮은온-스테이트저항을제공한다. 실시예들에서는, 자기-정렬기술들이적용되어트렌치들내에및 그사이의심축위에유전체라이너를형성하고, 이는단일마스킹작업으로게이트길이, 게이트-소스길이및 게이트-드레인길이를독립적으로정의한다. 실시예들에서, III-N HEMT들은임계전압튜닝및/또는상승모드동작을위해불소도핑된반도체장벽층들을포함한다.

133. 发明公开

KR1020170041191A 촉매 산화물 형성에 의해 마이크로 전자 디바이스 격리를 생성하는 장치 및 방법 审中-实审
标题翻译：通过催化氧化物形成产生微电子器件隔离的设备和方法
公开(公告)号：KR1020170041191A
公开(公告)日：2017-04-14
申请号：KR1020177001298
申请日：2014-08-05
申请人： 인텔 코포레이션
发明人： 비마라세티,고피나스 , 하페즈,왈리드 , 박,주동 , 한,웨이민 , 코트너,레이몬드
IPC分类号： H01L21/762 , H01L21/02
CPC分类号： H01L29/7846 , H01L21/02238 , H01L21/02255 , H01L21/76202 , H01L21/823431 , H01L29/42376 , H01L29/66795 , H01L29/785
摘要： 산화공정이후속되는반도체본체들상의산화촉매층의형성을통해그 반도체본체들에형성되는산화물격리구조체들을포함하는비-평면형트랜지스터디바이스들. 일실시예에서, 반도체본체들은실리콘함유재료들로부터형성될수 있고, 산화촉매층은알루미늄산화물을포함할수 있으며, 산화물격리구역을형성하도록반도체본체를산화시키는것은반도체본체제1 부분과반도체본체제2 부분을실질적으로전기적으로분리시키는격리구역과함께반도체본체제1 부분및 반도체본체제2 부분을형성한다.
摘要翻译：平面晶体管器件包括通过在氧化工艺之后在半导体本体上形成氧化催化剂层而形成在半导体本体中的氧化物隔离结构。在一个实施例中，半导体主体它们可以从含硅材料形成，氧化催化剂可包括氧化铝，是氧化半导体本体，以形成氧化物隔离区半导体该系统的第一部分和该系统的半导体2份与实质上电隔离半导体衬底1和半导体衬底2的隔离区域一起。

134. 发明公开

KR1020170034921A 전체 또는 국소 분리 기판상에 형성된 3차원 게르마늄-기반 반도체 디바이스 审中-实审
标题翻译：尺寸锗基半导体器件
公开(公告)号：KR1020170034921A
公开(公告)日：2017-03-29
申请号：KR1020177007428
申请日：2013-06-07
申请人： 인텔 코포레이션
发明人： 카펠라니,안날리사 , 패티,프라그얀스리 , 비티,브루스이. , 페더,아비지트자얀트
IPC分类号： H01L29/78
CPC分类号： H01L29/0676 , B82Y10/00 , H01L21/02532 , H01L21/76264 , H01L21/76895 , H01L23/535 , H01L29/0649 , H01L29/0673 , H01L29/1079 , H01L29/42376 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/66795 , H01L29/775 , H01L29/785 , H01L29/786 , H01L29/78696 , H01L2029/7858
摘要： 전체또는국소분리기판들상에형성된 3차원게르마늄-기반반도체디바이스들을설명한다. 예를들어, 반도체디바이스는반도체기판을포함한다. 절연구조체는반도체기판위에배치된다. 3차원게르마늄-함유바디는절연구조체상에배치된반도체이형층 상에배치된다. 3차원게르마늄-함유바디는채널영역, 및채널영역의어느한 측상의소스/드레인영역들을포함한다. 반도체이형층은소스/드레인영역들아래에존재하지만채널영역아래에존재하지않는다. 반도체이형층은 3차원게르마늄-함유바디와상이한반도체재료로구성된다. 게이트전극스택은일부가절연구조체상에배치되고반도체이형층에횡 방향으로인접하게배치되어채널영역을둘러싼다.
摘要翻译：在整个或局部隔离的衬底上形成尺寸锗基半导体器件。例如，半导体器件包括半导体衬底。绝缘结构设置在半导体衬底上。三维含锗体布置在设置在绝缘结构上的半导体释放层上。三维含锗体包括沟道区，沟道区两侧的源极/漏极区。半导体释放层位于源极/漏极区下面但不在沟道区下面。半导体释放层由与三维含锗体不同的半导体材料构成。栅电极堆叠部分地设置在绝缘结构上并且横向地邻近半导体释放层以围绕沟道区域。

135. 发明授权

KR101718981B1 콘택 플러그를 포함하는 반도체 소자 有权
标题翻译：一种包括接触插塞的半导体器件
公开(公告)号：KR101718981B1
公开(公告)日：2017-03-23
申请号：KR1020100062512
申请日：2010-06-30
申请人： 삼성전자주식회사
发明人： 채교석 , 야마다,사토루 , 한상연 , 최영진 , 김욱제
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/088 , H01L23/535 , H01L27/0207 , H01L29/0649 , H01L29/0847 , H01L29/42376 , H01L29/4238 , H01L29/4933 , H01L29/7833
摘要： 콘택플러그를포함하는반도체소자들을제공한다. 일실시예에따르면, 게이트전극이활성영역상부에배치되고, 층간유전막이기판상에배치될수 있다. 게이트-콘택플러그가층간유전막을관통하여게이트전극에접촉된다. 게이트-콘택플러그의적어도일부가활성영역과중첩될수 있다.
摘要翻译：提供了一种包括接触插塞的半导体器件。根据一个实施例，栅电极设置在有源区之上并且可以设置在作为层间电介质膜的板上。栅极接触插塞穿透层间介电膜并接触栅电极。栅极接触插塞的至少一部分可以与有源区重叠。

136. 发明公开

KR1020170027048A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020170027048A
公开(公告)日：2017-03-09
申请号：KR1020150123466
申请日：2015-09-01
申请人： 삼성전자주식회사
发明人： 유정균 , 강대림 , 엄명윤 , 이정효 , 정재엽 , 황준선 , 정보철
IPC分类号： H01L29/78
CPC分类号： H01L27/0886 , H01L21/823481 , H01L29/0847 , H01L29/408 , H01L29/42376 , H01L29/4238
摘要： 칩의이용면적을높이고집적도를향상시킬수 있는반도체장치를제공하는것이다. 상기반도체장치는, 서로간에단변을마주하고, 서로간에이격되는제1 핀형패턴및 제2 핀형패턴, 상기제1 핀형패턴및 상기제2 핀형패턴의주변에배치되는제1 필드절연막, 상기제1 핀형패턴및 상기제2 핀형패턴사이에배치되는제2 필드절연막및 제3 필드절연막으로, 상기제2 및제3 필드절연막의상면은각각상기제1 필드절연막의상면보다위로돌출되는제2 및제3 필드절연막, 상기제1 핀형패턴상에, 상기제1 핀형패턴과교차하는제1 게이트, 상기제2 필드절연막상에형성되는제2 게이트, 및상기제3 필드절연막상에형성되는제3 게이트을포함하되, 상기제1 게이트및 상기제2 게이트사이의이격된거리는상기제2 게이트및 상기제3 게이트사이의이격된거리와동일하다.
摘要翻译：一种半导体器件，包括：第一鳍状图案和第二鳍状图案，其具有彼此相对的彼此分离的短边;第一场绝缘层，其围绕第一鳍状图案和第二鳍状图案;第二场隔绝层和第三场绝缘层，位于第一鳍状图案和第二鳍状图案之间，形成在第一鳍状图案上以与第一鳍状图案相交的第一栅极，形成在第二场绝缘层上的第二栅极以及形成在第三场绝缘层上的第三栅极，其中第二和第三场绝缘层的上表面比第一场绝缘层的上表面进一步向上突出，并且第一栅极和第二栅极之间的距离栅极等于第二栅极和第三栅极之间的距离。

137. 发明授权

KR101709395B1 반도체 디바이스 및 반도체 디바이스 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR101709395B1
公开(公告)日：2017-02-22
申请号：KR1020150061146
申请日：2015-04-30
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창체-쳉 , 린치-한
IPC分类号： H01L29/78
CPC分类号： H01L27/0886 , H01L21/02164 , H01L21/31055 , H01L21/32137 , H01L21/32139 , H01L21/76229 , H01L21/823431 , H01L21/823437 , H01L21/823468 , H01L21/823481 , H01L21/823821 , H01L21/823864 , H01L21/823878 , H01L27/0924 , H01L29/0649 , H01L29/42376 , H01L29/495 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/6681
摘要： 반도체디바이스는제 1 Fin FET 트랜지스터, 제 2 Fin FET 트랜지스터및 절연물질로만들어지고제 1 Fin FET 트랜지스터및 제 2 Fin FET 트랜지스터사이에배치된분리플러그를포함한다. 제 1 Fin FET 트랜지스터는제 1 방향으로연장된제 1 핀구조, 제 1 핀구조위에형성된제 1 게이트유전체및 제 1 게이트유전체위에형성되고제 1 방향과수직인제 2 방향으로연장된제 1 게이트전극을포함한다. 제 2 방향과나란하고제 1 게이트전극, 제 2 게이트전극및 분리플러그를가로지르는단면에서, 분리플러그는상단크기가하단크기보다작은테이퍼링형상을가진다.
摘要翻译：半导体器件包括第一和第二Fin FET晶体管和由绝缘材料制成并分布在第一和第二Fin FET晶体管之间的分离插头。第一Fin FET晶体管包括在第一方向上延伸的第一鳍结构，形成在第一鳍结构上的第一栅极电介质和形成在第一栅极电介质上并且垂直于第一方向延伸的第二方向的第一栅电极。第二鳍FET晶体管包括第二鳍结构，形成在第二鳍结构上的第二栅极电介质和形成在第一栅极电介质上并延伸第二方向的第二栅电极。在沿着第二方向并跨过第一栅电极，第二栅电极和分离插塞的横截面中，分离插塞具有顶部尺寸小于底部尺寸的锥形形状。

138. 发明公开

KR1020170016326A 고전압 전계효과 트랜지스터들을 위한 확장된-드레인 구조체 审中-实审
标题翻译： - 用于高电压场效应晶体管的扩展结构
公开(公告)号：KR1020170016326A
公开(公告)日：2017-02-13
申请号：KR1020167031353
申请日：2014-06-18
申请人： 인텔 코포레이션
发明人： 니디,니디 , 잔,치아-홍 , 하페즈,왈리드
IPC分类号： H01L29/78 , H01L29/10 , H01L29/40 , H01L29/423 , H01L29/49 , H01L29/66
CPC分类号： H01L29/402 , H01L21/26513 , H01L23/66 , H01L29/1083 , H01L29/401 , H01L29/404 , H01L29/408 , H01L29/42368 , H01L29/42376 , H01L29/4983 , H01L29/66545 , H01L29/66659 , H01L29/66681 , H01L29/7816 , H01L29/7835
摘要： 확장된-드레인구조체들을가진평면및 비-평면전계효과트랜지스터들, 및그런구조체들을제조하는기술들. 실시예에서, 필드플레이트전극은확장된-드레인위에배치되고, 이들사이에필드플레이트유전체가있다. 필드플레이트는트랜지스터게이트보다트랜지스터드레인으로부터더 멀리배치된다. 추가실시예에서, 확장된-드레인트랜지스터는필드플레이트의대략 2배의피치에서의소스및 드레인콘택금속, 및소스및/또는드레인콘택금속을갖는다. 추가실시예에서, 게이트유전체와는별개의격리유전체는확장된-드레인과필드플레이트사이에배치된다. 추가실시예에서, 필드플레이트는상부레벨상호접속을요구함이없이트랜지스터게이트전극또는더미게이트전극중 하나이상에직접결합될수 있다. 실시예에서, 디프웰 임플란트(deep well implant)는저농도로도핑확장된-드레인과기판사이에배치되어, 드레인-바디접합커패시턴스를감소시키고트랜지스터성능을향상시킬수 있다.
摘要翻译：具有延伸漏极结构的平面和非平面场效应晶体管以及制造这种结构的技术。在一个实施例中，场板电极设置在延伸漏极上，其间具有场板电介质。场板比晶体管栅极远离晶体管漏极放置。在另一实施例中，延伸漏极晶体管具有栅极板和源极和/或漏极接触金属的大约两倍的间距的源极和漏极接触金属。在另一个实施例中，不同于栅极电介质的隔离电介质设置在延伸漏极和场板之间。在另一个实施例中，场板可以直接耦合到一个或多个晶体管栅电极或虚拟栅电极，而不需要上层互连。在一个实施例中，深阱注入可以设置在轻掺杂扩展漏极和衬底之间，以减少漏极 - 体结结电容并提高晶体管性能。

139. 发明授权

KR101706437B1 수직 게이트 올-어라운드 디바이스에서 캐리어 채널을 변형시키는 방법 및 구조 有权
标题翻译： - 用于在垂直门全部设备中应变载体通道的方法和结构
公开(公告)号：KR101706437B1
公开(公告)日：2017-02-13
申请号：KR1020140194650
申请日：2014-12-31
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 오토우테츠 , 우치운-펑 , 차이칭-웨이
IPC分类号： H01L29/78 , H01L21/02
CPC分类号： H01L29/66666 , B82Y10/00 , B82Y40/00 , H01L29/0676 , H01L29/1054 , H01L29/401 , H01L29/413 , H01L29/42376 , H01L29/42392 , H01L29/66439 , H01L29/775 , H01L29/7827 , H01L29/7842 , H01L29/7849
摘要： 본발명은, 소스구역(140); 이소스구역에실질적으로수직으로정렬된드레인구역(190); 이소스구역과드레인구역사이를가교시키고및 실질적으로수직채널방향을한정하는채널구조(160); 및이 소스구역과드레인구역사이에수직으로배열되고및 이채널구조를둘러싸는게이트구조(170)를포함하는디바이스를제공하는, 수직게이트올-어라운드디바이스에서채널성능을개선시키는방법및 구조에관한것이다. 이채널구조는서로나란히실질적으로수직으로연장하여소스구역과드레인구역을각각가교시키는복수의채널(161), 및인접한채널의각 쌍사이에배치되고및 실질적으로수직채널방향을따라연장하는적어도하나의스트레서(240)를포함하고; 이스트레서는인접한채널에측방향변형을야기하여, 수직채널방향으로채널을변형시킨다.
摘要翻译：一种用于增强垂直门全方位装置中的通道性能的方法和结构，其提供一种装置，包括：源区域（140）; 基本上垂直于所述源极区域排列的漏极区域（190）; 在所述源极区域和所述漏极区域之间桥接并且限定基本垂直的沟道方向的沟道结构（160）以及栅极结构（170），其垂直地布置在源极区域和漏极区域之间并且围绕沟道结构。通道结构包括彼此大致垂直并排延伸的多个通道（161），每个通道桥接源极区域和漏极区域，以及至少一个应力器（240），其插入在每对相邻通道之间并且基本上沿垂直通道方向; 应激者影响相邻通道的横向应变，从而在垂直通道方向上使通道变窄。

140. 发明授权

KR101696983B1 FinFET 상에 트렌치를 형성하는 방법 및 그 FinFET 有权
标题翻译： FinFET FinFET的FinFET FinFETMETHOD
公开(公告)号：KR101696983B1
公开(公告)日：2017-01-16
申请号：KR1020140185934
申请日：2014-12-22
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 차우슈에웬 , 리치아칭 , 카데르바드엠루날에이. , 리다위안
IPC分类号： H01L29/78 , H01L21/027
CPC分类号： H01L29/4236 , H01L29/401 , H01L29/42364 , H01L29/42376 , H01L29/66545 , H01L29/66795 , H01L29/7855
摘要： FinFET 상에트렌치를형성하기위한방법이제공된다. 예시적인실싱예에있어서, 제 1 층간유전체층가 FinFET의제 1 게이트와제 2 게이트사이에개재된방식으로형성된다. 제 2 층간유전체층이제 1 층간유전체층, FinFET의제 1 게이트및 FinFET의제 2 게이트위에형성된다. 포토레지스트층이제 2 층간유전체층상부에형성된다. 그리고, 포토레지스트층아래에있지않는제 2 층간유전체층의부분이에칭된다.
摘要翻译：提供了一种在FinFET上形成沟槽的方法。在示例性实施例中，第一层间电介质层以插入方式形成在FinFET的第一栅极和第二栅极之间。在第一层间电介质层，FinFET的第一栅极和FinFET的第二栅极之上形成第二层间电介质层。在第二层间电介质层的上方形成光致抗蚀剂层。并且蚀刻不在光致抗蚀剂层下方的第二层间介电层的一部分。

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