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111. 发明授权

KR100541693B1 실린더형 캐패시터의 하부전극 형성방법 失效
标题翻译：形成圆柱形电容器下电极的方法
公开(公告)号：KR100541693B1
公开(公告)日：2006-01-11
申请号：KR1020040056342
申请日：2004-07-20
申请人： 에스케이하이닉스 주식회사
发明人： 김백만
IPC分类号： H01L21/8242 , H01L27/108
摘要： 본 발명은 실린더형 하부전극 물질로 TiN막을 적용하는 경우에 있어서의 희생산화막 제거를 위한 습식식각시 벙커 디펙트(Bunker defect)가 발생되는 것을 방지할 수 있는 실린더형 캐패시터의 하부전극 형성방법을 개시한다. 개시된 본 발명의 방법은, 실린더형 하부전극 물질로 TiN막 형성하는 실린더형 캐패시터의 하부전극 형성방법에 있어서, 상기 TiN막은 소망하는 두께를 얻을 때까지 여러 회로 나누어 TiCl4 가스와 NH3, N2 및 Ar 가스의 주입을 통한 TiN의 증착과 불순물 제거를 위해 TiCl4 가스의 주입을 차단한 채 NH3, N2 및 Ar 가스의 주입을 통한 열처리를 반복 수행하여 형성하는 것을 특징으로 한다.
摘要翻译：本发明公开了一种形成的圆柱形电容器的方法来防止在施加的TiN膜以圆筒状发生下电极材料的情况下，牺牲氧化物去除湿法蚀刻时的掩体缺陷（缺陷重油）的下部电极的。公开的本发明的方法是圆柱形的在下部电极上形成圆筒状的电容器的方法，以形成TiN膜的底部电极材料时，TiN膜所需的电路的数目成TiCl 4气体和NH 3，N 2和Ar气，直到所获得的厚度并且通过注入NH 3，N 2和Ar气体同时重复用于TiN沉积和杂质去除的TiCl 4气体注入来执行热处理。

112. 发明公开

KR1020050090206A 반도체 소자의 콘택플러그 형성 방법 无效
标题翻译：形成半导体器件接触片的方法
公开(公告)号：KR1020050090206A
公开(公告)日：2005-09-13
申请号：KR1020040015464
申请日：2004-03-08
申请人： 에스케이하이닉스 주식회사
发明人： 김백만
IPC分类号： H01L21/28
CPC分类号： H01L21/76871 , H01L21/2855 , H01L21/28556 , H01L21/324 , H01L21/76843
摘要： 본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 특징은, 반도체 기판 상부에 절연막을 형성하는 단계와, 반도체 기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 포함한 전체 표면 상부에 금속 시드층을 증착하는 단계와, 상기 금속 시드층 상부에 Ti층 및 TiN층을 순차적으로 증착하는 단계와, 고온 급속 열처리 공정을 수행하여 상기 콘택홀 하부에 TiSi
2 를 형성하는 단계와, 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 ALD 공정 또는 스파터링 공정을 이용하여 Ti와 실리콘 사이에 Mo 또는 Pt 시드층을 추가 증착함으로써, 기존 방법으로 형성된 콘택보다 더 낮은 콘택 저항을 나타내고, 콘택 지름 감소에 의한 콘택 저항 상승 문제를 극복할 수 있는 효과가 있다.

113. 发明公开

KR1020050055418A 반도체 소자의 비트라인 형성방법 无效
公开(公告)号：KR1020050055418A
公开(公告)日：2005-06-13
申请号：KR1020030088627
申请日：2003-12-08
申请人： 에스케이하이닉스 주식회사
发明人： 김백만
IPC分类号： H01L21/8242
摘要： 본 발명은 비트라인 콘택 저항을 개선시키는 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명의 방법은, P웰 영역과 N웰 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 워드라인을 형성하는 단계; 상기 워드라인을 마스크로 이용하여 상기 기판에 각각의 이온주입을 실시하여 상기 P웰 영역 내에 N+영역 및 상기 N웰 영역에 P+영역을 형성하는 단계; 상기 결과의 기판 전면에 층간절연막 및 비트라인콘택 영역을 노출시키는 제1감광막 패턴을 차례로 형성하는 단계; 상기 제1감광막 패턴을 식각 장벽으로 이용하여 상기 층간절연막을 식각하여 상기 N+영역, P+영역에 각각의 제1, 제2비트라인콘택을 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 제1, 제2비트라인콘택을 포함한 층간절연막 상에 상기 제2비트라인콘택을 노출시키고, 상기 제1비트라인콘택을 덮는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 이용하여 노출된 상기 제2비트라인콘택을 통해 P+영역 내에 BF2 이온주입을 실시하는 단계; 상기 제2감광막 패턴을 제거한 후, 상기 결과물을 세정하는 단계; 상기 제1, 제2비트라인콘택을 포함한 층간절연막 상에 제1베리어 메탈층을 형성하는 단계; 상기 제1베리어 메탈층 상에 상기 제2비트라인콘택 부분을 노출시키고, 상기 제1비트라인콘택 부분을 덮는 제3감광막 패턴을 형성하는 단계; 상기 제3감광막 패턴을 식각 장벽으로 이용하여 상기 제2비트라인콘택이 노출되도록 상기 제1베리어 메탈층을 건식 식각하는 단계; 상기 제3감광막 패턴을 제거하고, 상기 결과의 기판 전면에 제2베리어 메탈층을 형성하는 단계; 상기 결과물에 급속 열처리 공정을 진행하여 상기 제1, 제2비트라인콘택 부위에 선택적으로 티타늄 실리사이드층을 형성하는 단계; 상기 제2베리어 메탈층 상에 제3베리어 메탈층을 형성하는 단계; 및 상기 결과물 전면에 텅스텐층을 형성한 후, 상기 텅스텐층을 패터닝하여 상기 제1, 제2비트라인콘택을 통해 각각 N+영역과 P+영역에 연결되는 비트라인들을 형성하는 단계를 포함한다.

114. 发明公开

KR1020040004982A 비트라인 형성 방법 失效
标题翻译：用于制作BITLINE的方法
公开(公告)号：KR1020040004982A
公开(公告)日：2004-01-16
申请号：KR1020020039239
申请日：2002-07-08
申请人： 에스케이하이닉스 주식회사
发明人： 김백만 , 김희준
IPC分类号： H01L21/28
摘要： PURPOSE: A method for fabricating a bitline is provided to improve surface roughness of a tungsten layer for a chemical vapor deposition(CVD) bitline by forming the second TiN layer and by dipping the second TiN layer into a hydrofluoric acid solution. CONSTITUTION: An interlayer dielectric(103) having a bitline contact(104) is formed on a silicon substrate(100). A Ti layer(106) is formed on the interlayer dielectric. The first TiN layer is formed on the Ti layer, not exposed to the atmosphere. A heat treatment process is performed on the resultant structure to form a TiSi2 layer(112). The second TiN layer is formed on the substrate including the TiSi2 layer. A cleaning process is performed on the front surface of the substrate including the second TiN layer. A tungsten layer for a bitline is formed on the substrate.
摘要翻译：目的：提供一种制造位线的方法，以通过形成第二TiN层并将第二TiN层浸入氢氟酸溶液中来改善用于化学气相沉积（CVD）位线的钨层的表面粗糙度。构成：在硅衬底（100）上形成具有位线接触（104）的层间电介质（103）。在层间电介质上形成Ti层（106）。第一TiN层形成在Ti层上，不暴露于大气中。对所得结构进行热处理工艺以形成TiSi 2层（112）。在包括TiSi 2层的基板上形成第二TiN层。在包括第二TiN层的基板的前表面上进行清洁处理。在基板上形成用于位线的钨层。

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