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91. 发明公开

KR1020090110494A 반도체 메모리 장치 无效
标题翻译：半导体存储器件
公开(公告)号：KR1020090110494A
公开(公告)日：2009-10-22
申请号：KR1020080036026
申请日：2008-04-18
申请人： 삼성전자주식회사
发明人： 박덕하 , 송기환
IPC分类号： G11C7/00
CPC分类号： G11C11/404 , G11C11/4076 , G11C11/4099 , G11C2211/4016
摘要： PURPOSE: A semiconductor memory device is provided to perform data read operation according to the change of the current amount and change of the ambient temperature. CONSTITUTION: The semiconductor memory device includes the reference voltage generator, the first and the second precharging part(300) and the sense amp part. The reference voltage generator includes the reference memory cell. The reference voltage generator produces the reference voltage of the bit line sensing corresponding to the current amount which flows in the reference memory cell in data read operation. The first and the second precharging part precharge the bit line connected to memory cells to the reference voltage level. The sense amp portion amplifies and senses the difference of the voltage which flows between the bit line connected to memory cells.
摘要翻译：目的：提供半导体存储器件，以根据当前量的变化和环境温度的变化来执行数据读取操作。构成：半导体存储器件包括参考电压发生器，第一和第二预充电部分（300）和感测放大器部分。参考电压发生器包括参考存储单元。参考电压发生器产生对应于在数据读取操作中在参考存储单元中流动的当前量的位线感测的参考电压。第一和第二预充电部分将连接到存储器单元的位线预充电到参考电压电平。感测放大器部分放大并感测在连接到存储器单元的位线之间流动的电压的差异。

92. 发明公开

KR1020090093938A 단일 트랜지스터 ＤＲＡＭ 셀 구조 및 형성 방법 有权
标题翻译：一种晶体管DRAM单元结构和形成方法
公开(公告)号：KR1020090093938A
公开(公告)日：2009-09-02
申请号：KR1020097009009
申请日：2007-08-30
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 베넷,제임스디. , 윈스티드,브라이언에이.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/10802 , G11C11/404 , G11C2211/4016 , H01L27/0207 , H01L27/108 , H01L27/10844 , H01L29/7839 , H01L29/7841 , H01L29/41725
摘要： A one-transistor dynamic random access memory (DRAM) cell includes a transistor (10) which has a first source/drain region (26) a second source/drain region (24), a body region (36) between the first and second source/drain regions, and a gate (28) over the body region. The first source/drain region includes a Schottky diode junction with the body region and the second source/drain region includes an n-p diode junction with the body region.
摘要翻译：单晶体管动态随机存取存储器（DRAM）单元包括晶体管（10），其具有第一源极/漏极区（26），第二源极/漏极区（24），第一和第二二极管源极/漏极区域以及在主体区域上的栅极（28）。第一源极/漏极区域包括与主体区域的肖特基二极管结，并且第二源极/漏极区域包括与身体区域的n-p二极管结。

93. 发明公开

KR1020090051818A 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디ＤＲＡＭ 셀 소자 有权
标题翻译：具有非易失性功能的1T-DRAM单元设备
公开(公告)号：KR1020090051818A
公开(公告)日：2009-05-25
申请号：KR1020070118227
申请日：2007-11-20
申请人： 경북대학교 산학협력단
发明人： 이종호
IPC分类号： H01L27/115 , H01L21/8247 , B82Y10/00
CPC分类号： H01L29/7841 , G11C11/404 , G11C2211/4016 , H01L27/108 , H01L27/10802 , H01L29/42332 , H01L29/792 , H01L21/28273
摘要： 본 발명은 고집적/고성능 DRAM을 구현하기 위한 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디 DRAM 셀 소자에 관한 것이다. 상기 DRAM 셀 소자는 상기 DRAM 셀 소자의 정보가 저장되는 플로팅 바디, 상기 플로팅 바디의 양 측면에 각각 형성된 소스와 드레인, 상기 플로팅 바디의 상부면에 형성되는 게이트 절연막, 상기 게이트 절연막의 상부면에 형성되는 게이트 전극, 상기 플로팅 바디의 하부면에 형성되며 전하를 저장하는 전하저장노드를 갖는 게이트 스택, 상기 게이트 스택의 하부면에 형성되거나 상기 게이트 스택에 의해 둘러싸이도록 형성되는 제어 전극을 구비한다. 상기 DRAM 셀 소자는 상기 소스, 드레인, 게이트 전극, 제어 전극에 인가되는 전압을 조절하여, 상기 플로팅 바디에 정보를 저장하는 '쓰기0' 동작 및 '쓰기1' 동작을 수행하거나 플로팅 바디에 저장된 정보를 판독하는 '읽기' 동작을 수행하며, 상기 게이트 스택의 전하저장노드에 전하를 저장하는 '비휘발성 쓰기(program)' 동작을 수행하거나 상기 게이트 스택에 저장된 전하를 제거하는 '비휘발성 지우기(erasing)' 동작을 수행한다.
비휘발성, 1T-DRAM, 이중-게이트, Capacitorless, 동작방법, 고집적, 나노소자, 고성능

94. 发明授权

KR100894683B1 고성능 단일 트랜지스터 플로팅 바디 ＤＲＡＭ 소자 및 그제조 방법 有权
标题翻译：高性能1T-DRAM单元器件及其制造方法
公开(公告)号：KR100894683B1
公开(公告)日：2009-04-24
申请号：KR1020070086516
申请日：2007-08-28
申请人： 경북대학교 산학협력단
发明人： 이종호 , 박기흥
IPC分类号： H01L29/78 , H01L21/336 , B82Y10/00
CPC分类号： H01L29/7841 , G11C11/404 , G11C2211/4016 , H01L27/108 , H01L27/10802
摘要： 본 발명은 고집적/고성능 DRAM을 구현하기 위한 셀 소자 기술로 셀 커패시터를 사용하지 않은 DRAM 소자 및 그 어레이에 관한 것이다. SOI (Silicon On Insulator) 기판에 구현된 기존의 1T DRAM 셀 소자에서, 채널 길이 축소화에 따라 짧은 채널효과가 발생하고 정보를 저장함에 따라서 "write 1"과 “write 0"의 차이가 줄어들어 센싱(sensing) 마진(margin)을 얻기가 어렵다는 단점이 있다. 이를 해결하기 위해 본 발명에서 제안된 셀 소자는 이중-게이트 소자 구조이고, 소자의 플로팅 바디 양쪽 중 하나의 게이트전극에 비휘발성 형태로 전하를 저장할 수 있는 기능을 갖는 제어전극을 구현한다. 이 비휘발성 형태로 전하저장이 가능한 제어전극에 의해 소자의 집적도와 특성 균일도, 그리고 센싱 마진이 개선된다. 또한 본 발명의 소자를 셀 어레이로 배치하는 다양한 방법을 제공하여 성능과 집적도를 갖도록 한다.
본 발명에 의하여 MOS 기반의 DRAM 셀 소자의 축소화 특성과 성능이 개선되고 메모리 용량이 증가하게 된다.
eDRAM, 1T-DRAM, Capacitorless, 고집적, SONOS, 나노소자, NFGM, 동작조건, 고성능

95. 发明授权

KR100885717B1 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 동작 방법 有权
标题翻译：包括无电容动态存储单元的半导体存储器件及其操作方法
公开(公告)号：KR100885717B1
公开(公告)日：2009-02-27
申请号：KR1020060117028
申请日：2006-11-24
申请人： 삼성전자주식회사
发明人： 박덕하 , 송기환 , 김진영
IPC分类号： G11C11/4074 , G11C11/4094 , G11C11/4091
CPC分类号： G11C11/404 , G11C11/4076 , G11C2211/4016
摘要： 본 발명은 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법을 공개한다. 이 장치는 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 공통 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀, 상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 공통 소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀, 라이트 동작시에, 제1라이트 기간동안 상기 공통 소스 라인으로 제1전압을, 상기 워드 라인으로 네거티브 제2전압을, 제1센스인에이블 제어전압으로 제3전압을, 제2센스인에이블 제어전압으로 상기 제1전압을 인가하고, 제2라이트 기간동안 상기 공통 소스 라인으로 제4전압을, 상기 워드 라인으로 상기 제1전압을 인가하는 제어부, 및 상기 제1 및 제2 센스인에이블 제어전압에 응답하여 상기 제1라이트 기간동안 상기 비트 라인과 상기 반전 비트 라인을 각각 상기 제3전압과 상기 제1전압으로 증폭하는 센싱부를 구비하고, 상기 제1 내지 제4 전압은 접지 전압과 같거나 높은 전압인 것을 특징으로 한다. 따라서 데이터 라이트 시에 전력 소모가 작으며, 비트 라인쌍으로 네거티브 전압을 인가하지 않고 데이터 "0"을 라이트 하는 것이 가능하다.

96. 发明公开

KR1020080086410A 반도체 메모리 디바이스 失效
标题翻译：半导体存储器件
公开(公告)号：KR1020080086410A
公开(公告)日：2008-09-25
申请号：KR1020080026602
申请日：2008-03-21
申请人： 가부시끼가이샤 도시바
发明人： 오사와다까시
IPC分类号： G11C7/00
CPC分类号： G11C11/406 , G11C8/04 , G11C8/06 , G11C8/08 , G11C8/10 , G11C2211/4016
摘要： A semiconductor memory device is provided to reduce waste of power consumption in refresh operation, by performing refresh operation as required for "1" cell and "0" cell. A plurality of memory cells(MC) include a floating body in an electrically floating state. Logic data according to the number of carriers accumulated in the floating body is stored in the memory cell. A plurality of word lines are connected to a gate of the memory cell. A plurality of bit lines are connected to the memory cell, and transmit data stored in the memory cell. A plurality of sense amplifiers(S/A) are connected to the bit line, and applies a first voltage to the bit line when first logic data is written into the memory cell connected to the bit line. The sense amplifier applies a second voltage to the memory cell storing the first logic data, during refresh operation while at least second logic data stored in the memory cell are recovered. The second logic data have an opposite logic value to the first logic data.
摘要翻译：提供一种半导体存储器件，通过按照“1”单元和“0”单元所需的刷新操作来减少刷新操作中的功耗浪费。多个存储单元（MC）包括浮动状态的浮动体。根据在浮体中累积的载波数的逻辑数据被存储在存储单元中。多个字线连接到存储器单元的栅极。多个位线连接到存储单元，并发送存储在存储单元中的数据。多个读出放大器（S / A）连接到位线，并且当第一逻辑数据被写入连接到位线的存储单元时，向位线施加第一电压。在刷新操作期间，读出放大器向存储第一逻辑数据的存储单元施加第二电压，同时恢复存储在存储单元中的至少第二逻辑数据。第二逻辑数据与第一逻辑数据具有相反的逻辑值。

97. 发明授权

KR100714309B1 SEMICONDUCTOR MEMORY DEVICE INCLUDING MEMORY CELL WITHOUT CAPACITOR 无效
标题翻译：半导体存储器件，包括不带电容器的存储器单元
公开(公告)号：KR100714309B1
公开(公告)日：2007-04-26
申请号：KR20060016936
申请日：2006-02-21
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： KIM JIN YOUNG , LEE YEONG TAEK
IPC分类号： G11C11/407
CPC分类号： G11C7/14 , G11C7/18 , G11C11/404 , G11C11/4097 , G11C11/4099 , G11C2211/4016
摘要： A semiconductor memory device including a memory cell without a capacitor includes: a memory cell array block including first memory cells connected between a first bit line and first word lines and second memory cells connected between a second bit line and second word lines; and a reference memory cell array block including first reference memory cells connected between a first reference bit line connected to the first bit line and a first reference word line and second reference memory cells connected between a second reference bit line connected to the second bit line and a second reference word line. When the first word lines are selected, the second reference memory cells are selected, and when the second word lines are selected, the first reference memory cells are selected. Thus, each bit line includes a reference memory cell and outputs reference signal from the reference memory cell so that data can be precisely sensed during a read operation.

98. 发明授权

KR100697142B1 반도체 기억 장치 失效
标题翻译：半导体存储设备
公开(公告)号：KR100697142B1
公开(公告)日：2007-03-20
申请号：KR1020040032462
申请日：2004-05-08
申请人： 가부시끼가이샤 도시바
发明人： 이께하시다미오 , 오사와다까시 , 후지따가쯔유끼
IPC分类号： G11C16/00
CPC分类号： G11C7/062 , G11C7/067 , G11C11/406 , G11C11/4091 , G11C2207/065 , G11C2211/4016 , G11C2211/4068 , H01L29/7841
摘要： SOI 기판에 형성된 1 트랜지스터/1 셀 구조의 메모리 셀을 갖는, 고속 판독이 가능한 반도체 기억 장치를 제공한다. 반도체 기억 장치는, 절연층에 의해 베이스 기판과 분리된 반도체층을 갖는 소자 기판과, 상기 소자 기판의 반도체층에 배열 형성된 복수의 메모리 셀을 갖고, 각 메모리 셀은 부유 상태의 보디를 갖는 MOS 트랜지스터 구조를 갖고, 그 보디의 다수 캐리어 축적 상태에 의해 데이터를 기억하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택 메모리 셀의 데이터를 판독하여 데이터 래치에 저장하고, 그 판독 데이터를 출력 회로에 전송함과 동시에 상기 선택 메모리 셀에 재기입을 행하는 감지 증폭기 회로를 갖는다.
감지 증폭기 회로, 출력 회로, 판독 데이터
摘要翻译：提供一种半导体存储器件，其具有形成在SOI衬底上的1-晶体管/ 1-单元结构的存储器单元。本发明提供一种半导体存储装置，其具备：元件基板，其具有通过绝缘层与基底基板分离的半导体层;以及多个存储单元，其配置在元件基板的半导体层中，各存储单元具有MOS晶体管并且将数据存储在主体的多个载波累积状态中;以及存储单元阵列，用于将数据存储在存储单元阵列的选定存储单元中，将数据存储在数据锁存器中，并将读取的数据传送到输出电路以及一个读出放大器电路，用于同时对所选择的存储单元进行重写。

99. 发明公开

KR1020040096781A 반도체 기억 장치 失效
标题翻译：具有形成在绝缘体绝缘体基板上的单晶体/单晶结构的存储单元的半导体存储器件
公开(公告)号：KR1020040096781A
公开(公告)日：2004-11-17
申请号：KR1020040032462
申请日：2004-05-08
申请人： 가부시끼가이샤 도시바
发明人： 이께하시다미오 , 오사와다까시 , 후지따가쯔유끼
IPC分类号： G11C16/00
CPC分类号： G11C7/062 , G11C7/067 , G11C11/406 , G11C11/4091 , G11C2207/065 , G11C2211/4016 , G11C2211/4068 , H01L29/7841 , G11C7/1051
摘要： PURPOSE: A semiconductor memory device having a memory cell of an one-transistor/one-cell structure formed on a silicon-on-insulator substrate is provided to perform a high-speed readout operation by improving a structure of the memory cell. CONSTITUTION: A device substrate has a semiconductor layer separated by a dielectric layer from a base substrate. A memory cell array(101) has a plurality of memory cells which are formed and arranged on the semiconductor layer of the device substrate. Each memory cell has a MOS transistor structure with a body in an electrically floating state to store data based on a majority carrier accumulation state of the body. A sense amplifier circuit(103) is configured to read out data of a selected memory cell in the memory cell array to store the read data in a data latch, transfer the read data to an output circuit, and write back the read data into the selected memory cell.
摘要翻译：目的：提供一种具有形成在绝缘体上硅衬底上的单晶体管/单电池结构的存储单元的半导体存储器件，以通过改善存储单元的结构来执行高速读出操作。构成：器件衬底具有由基底衬底与电介质层隔开的半导体层。存储单元阵列（101）具有形成并布置在器件基板的半导体层上的多个存储单元。每个存储单元具有MOS晶体管结构，其具有处于浮动状态的主体，以基于主体的多数载流子累积状态来存储数据。读出放大器电路（103）被配置为读出存储单元阵列中所选择的存储单元的数据，以将读取的数据存储在数据锁存器中，将读取的数据传送到输出电路，并将读取的数据写回到选择的存储单元。

100. 发明授权

KR100453309B1 반도체 메모리 장치 및 그 제조 방법 失效
标题翻译： 반도체메모리장치및그제조방법
公开(公告)号：KR100453309B1
公开(公告)日：2004-10-20
申请号：KR1020020008418
申请日：2002-02-18
申请人： 가부시끼가이샤 도시바
发明人： 이와따요시히사 , 오사와다까시 , 야마다다까시
IPC分类号： H01L27/10
CPC分类号： H01L29/7841 , G11C11/404 , G11C11/4085 , G11C11/4087 , G11C2211/4016 , H01L23/544 , H01L27/108 , H01L27/10802 , H01L27/10844 , H01L27/1203 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , H01L2924/00
摘要： A semiconductor memory device having MIS transistors to constitute memory cells (MC), each of the MIS transistors comprising a semiconductor layer (12), a source region (15) formed in the semiconductor layer, a drain region (14) formed apart from the source region in the semiconductor layer, the semiconductor layer between the source region and the drain region serving as a channel body in a floating state, a main gate (13) provided between the source region and the drain region to form a channel in the channel body; and an auxiliary gate (20) provided separately from the main gate to control a potential of the channel body by capacitive coupling, the auxiliary gate being driven in synchronization with the main gate. The MIS transistor has a first date state in which the channel body is set at a first potential and a second data state in which the channel body is set at a second potential.
摘要翻译：一种具有MIS晶体管以构成存储单元（MC）的半导体存储器件，所述MIS晶体管中的每一个包括半导体层（12），形成在半导体层中的源极区（15），与漏极区源极区域和漏极区域之间的半导体层用作浮置状态的沟道体;主栅极（13），设置在源极区域和漏极区域之间以在沟道中形成沟道身体; 以及与主栅极分开设置的辅助栅极（20），用于通过电容耦合来控制沟道主体的电位，辅助栅极与主栅极同步地被驱动。 MIS晶体管具有其中沟道主体设置为第一电位的第一日期状态和沟道主体设置为第二电位的第二数据状态。

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