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1. 发明公开

KR1020080074730A 클록 신호 생성 회로 및 반도체 장치 有权
标题翻译：时钟信号发生电路和半导体器件
公开(公告)号：KR1020080074730A
公开(公告)日：2008-08-13
申请号：KR1020080006679
申请日：2008-01-22
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 쿠로카와요시유키 , 이케다타카유키 , 엔도마사미 , 뎀보히로키 , 카와에다이스케 , 이노우에타카유키 , 코즈마무네히로
IPC分类号： G11C7/22 , G11C7/10 , G11C7/20
CPC分类号： G06F7/68 , G06F1/025 , G06F1/04 , H04L7/033
摘要： A clock signal generation circuit and a semiconductor device are provided to reduce cost of the semiconductor device with stable operation, by comprising the clock signal generation circuit capable of supplying a stable clock signal. A first counter circuit(104) generates a first reset signal by using a synchronous signal, and counts the number of rising edges of a first reference clock signal according to the first reset signal. A second counter circuit(105) is connected to the first counter circuit, and generates a second reset signal by using the counting value in the first counter circuit, and counts the number of rising edges of the first reference clock signal according to the second reset signal. A first divider circuit(106) is connected to the first counter circuit, and generates a second reference clock signal by dividing the frequency of the first reference clock signal. A reset signal generation circuit(108) is connected to the first counter circuit and the second counter circuit, and outputs one of the first and the second reset signal as a third reset signal. A second divider circuit(107) is connected to the first divider circuit and the reset signal generation circuit, and generates a clock signal by dividing the frequency of the second reference clock signal according to the third reset signal.
摘要翻译：提供时钟信号发生电路和半导体器件，通过包括能够提供稳定的时钟信号的时钟信号发生电路来降低稳定操作的半导体器件的成本。第一计数器电路（104）通过使用同步信号产生第一复位信号，并根据第一复位信号对第一参考时钟信号的上升沿数进行计数。第二计数器电路（105）连接到第一计数器电路，并且通过使用第一计数器电路中的计数值产生第二复位信号，并且根据第二复位对第一参考时钟信号的上升沿的数量进行计数信号。第一分频器电路（106）连接到第一计数器电路，并通过除第一参考时钟信号的频率产生第二参考时钟信号。复位信号产生电路（108）连接到第一计数器电路和第二计数器电路，并将第一和第二复位信号中的一个作为第三复位信号输出。第二除法器电路（107）连接到第一分频器电路和复位信号产生电路，并且通过根据第三复位信号除去第二参考时钟信号的频率来产生时钟信号。

2. 发明授权

KR100663329B1 주파수 체배기 有权
标题翻译：倍频器
公开(公告)号：KR100663329B1
公开(公告)日：2007-01-02
申请号：KR1020040076826
申请日：2004-09-24
申请人： 고려대학교 산학협력단
发明人： 김진한 , 곽영호 , 윤석령 , 윤석수 , 김철우
IPC分类号： H03B19/14
CPC分类号： G06F7/68
摘要： 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.

3. 发明授权

KR100236088B1 클럭 분배기 失效
标题翻译： CLOCK DIVIDER
公开(公告)号：KR100236088B1
公开(公告)日：1999-12-15
申请号：KR1019970003295
申请日：1997-02-03
申请人： 현대반도체 주식회사
发明人： 강헌식
IPC分类号： H03K23/00
CPC分类号： G06F7/68
摘要： 본 발명은 클럭 분배기에 관한 것으로, 특히 50%의 듀티 사이클을 갖고 기수배의 주기로 클럭을 분배할 수 있도록하여 여러 주기의 클럭을 필요로하는 시스템에의 적용성을 높인 클럭 분배기에 관한 것이다.
이와 같은 본 발명의 클럭 분배기는 입력 클럭에 대해 원하는 기수배의 주기를 갖는 출력 클럭을 얻는데 필요한 젯수에서 카운트 및 비교 단계에서 필요한 수(divsr 1)(divsr 2)를 출력하는 기수배 주기 신호 출력부와, 기수배 주기를 갖는 클럭 신호를 카운트 및 비교하여 클럭 분배에 필요한 제어 신호를 출력하는 클럭 분배 제어부와, 상기의 클럭 분배 제어부의 제어 신호에 의해 기수배의 주기를 갖고 분배된 클럭 신호를 출력하는 클럭 분배 신호 출력부를 포함하여 구성된다.

4. 发明公开

KR1020060027925A 주파수 체배기 有权
标题翻译：频率乘法器
公开(公告)号：KR1020060027925A
公开(公告)日：2006-03-29
申请号：KR1020040076826
申请日：2004-09-24
申请人： 고려대학교 산학협력단
发明人： 김진한 , 곽영호 , 윤석령 , 윤석수 , 김철우
IPC分类号： H03B19/14
CPC分类号： G06F7/68
摘要： 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.

5. 发明授权

KR100493046B1 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법 有权
标题翻译：能够调整时钟占空比的时钟倍频器及其方法
公开(公告)号：KR100493046B1
公开(公告)日：2005-06-07
申请号：KR1020030006790
申请日：2003-02-04
申请人： 삼성전자주식회사
发明人： 정건옥 , 박성배
IPC分类号： H03B19/00
CPC分类号： H03K5/00006 , G06F7/68 , H03K5/1565 , H03L7/0814
摘要： 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및 체배방법이 개시된다. 본 발명에 따른 주파수 체배기는 제 1클럭을 수신하고 제 1클럭을 소정시간 지연시킨 지연클럭을 출력하는 지연회로; 상기 제 1클럭 및 상기 지연클럭을 수신하고 상기 제 1클럭 및 상기 지연클럭을 배타적 논리합하여 제 2클럭을 출력하는 배타적 논리합 수단; 및, 상기 제 1클럭 및 상기 지연클럭의 위상차이를 검출하고, 검출된 상기 위상차이에 대응되는 소정의 제어신호를 상기 지연회로로 출력하는 제어회로를 구비하고, 상기 제어신호는 상기 지연회로의 지연량을 제어하는 것을 특징으로 한다. 본 발명에 따르면, 제어신호에 응답하여 지연회로의 지연량을 조절함으로써, 체배되는 클럭의 듀티 사이클을 자동적으로 조정할 수 있으며, 외부로부터 리셋신호를 입력받을 필요없이 제 1클럭의 주기 내에서 자동적으로 생성된다.

6. 发明授权

KR100422114B1 주파수분할회로및방법과주파수분할회로가내장된전화단말기 失效
公开(公告)号：KR100422114B1
公开(公告)日：2004-05-27
申请号：KR1019970004146
申请日：1997-02-12
申请人： 소니 주식회사
发明人： 모기요시아끼
IPC分类号： H03L7/00
CPC分类号： H03K23/68 , G06F7/68
摘要： A frequency dividing circuit, which is easy to form as an IC and which offers reduction both in size and power consumption, has a register "a" for storing the difference between the denominator and the numerator of the fractional frequency dividing ratio, another register "b" for storing the numerator of the fractional frequency dividing ratio, a selector for selecting one of the registers and connecting the selected register to a computing unit, a flip-flop for picking up the output from the computing unit in timing with the signal to be frequency-divided, a comparator for comparing the value stored in the register "a" and the value held by the flip-flop, and a logical circuit for computing AND of the output from the comparator and the signal to be frequency-divided.
摘要翻译：容易形成为IC并且在尺寸和功耗方面都有所减小的分频电路具有寄存器“a”和“ 用于存储分数分频比的分母与分子之间的差值的另一个寄存器“b” 用于存储分数分频比的分子;选择器，用于选择寄存器之一并将选择的寄存器连接到计算单元;触发器，用于在信号为频率的定时处从计算单元拾取输出被分成一个比较器，用于比较存储在寄存器“a”中的值。以及由触发器保持的值，以及用于计算来自比较器的输出和要被分频的信号的逻辑电路。

7. 发明公开

KR1020030017527A 프로그램가능한 주파수 분주기 및 이를 포함하는마이크로프세서 시스템 无效
标题翻译：一种可编程分频器和包括该分频器的微处理器系统
公开(公告)号：KR1020030017527A
公开(公告)日：2003-03-03
申请号：KR1020027016258
申请日：2002-03-25
申请人： 코닌클리케 필립스 엔.브이.
发明人： 야르보로우프존
IPC分类号： H03K23/00
CPC分类号： G06F7/68 , H03K23/68
摘要： 프로그램가능한 분수 주파수 분주기(a programmable fractional frequency divider)는 통상적인 정수 주파수 분주기보다 출력 주파수의 보다 정밀한 분해능을 생성한다. 본 발명의 프로그램가능한 분수 주파수 분주기는 정수 제수 뿐만 아니라 분수 성분의 프로그램가능성을 허용한다. 이 분수 주파수 분주기로부터 출력된 신호의 평균 주파수는 정수 제수 및 분수 성분에 의존하며, 이로써 출력 신호의 평균 주파수에 대한 보다 정밀한 분해능을 제공한다. 이러한 정수 주파수 분할 및 분수 주파수 분할의 조합은 특히 실질적으로 지터에 대해 내성이 있는 시스템을 위한 신호의 생성에 매우 적합하다.

8. 发明公开

KR1020020047001A 특히 고주파 신호 수신기용의 수치제어 발진기 失效
标题翻译：数字控制振荡器特别适用于无线电频率信号接收机
公开(公告)号：KR1020020047001A
公开(公告)日：2002-06-21
申请号：KR1020010079119
申请日：2001-12-14
申请人： 아스라브 쏘시에떼 아노님
发明人： 피에르-앙드래,파린 , 진-다니엘,에티엔 , 룬드,리엠-비스 , 앨함,피로우지
IPC分类号： H03K3/00
CPC分类号： G06F7/68 , G01S19/13 , G01S19/29 , G01S19/34 , G01S19/35 , G06F1/0328 , H04B2001/70706
摘要： PURPOSE: A numerically controlled oscillator in particular for a radio frequency signal receiver is provided to reduce an energy consumption as much as possible while overcoming the drawbacks of oscillators of the prior art. CONSTITUTION: An oscillator(8) essentially includes a first accumulation stage for a number Ob of most-significant bits of the binary word with Nb bits received at its input and a second accumulation stage for a number Pb of least-significant bits of the binary word. The second accumulation stage is formed of a phase register(9), called the LSBA(Least Significant Bit Accumulator) register, for the Pb least-significant bits of the binary word, followed by a phase accumulator(11) supplying a certain number of output signals or output bits. The Pb bits stored in register(9) are placed at the input of accumulator(11) to be added at each clock stroke at the second frequency CLK/N to Pb preceding output bits of accumulator(11). Normally, the Pb preceding output bits are in an equal number to the Pb bits from register(9). At each clock stroke at the second frequency imposed on the accumulator, a running total addition is performed at the output of accumulator(11).
摘要翻译：目的：提供数字控制的振荡器，特别是用于射频信号接收机，以在克服现有技术的振荡器的缺点的同时尽可能地减少能量消耗。构成：振荡器（8）本质上包括用于其输入处接收的Nb位的二进制字的最高有效位的数字Ob的第一累加级，以及用于二进制数的最低有效位的数目Pb的第二累加级字。第二累加阶段由二进制字的最低有效位的最低有效位的相位寄存器（9）形成，称为LSBA（最低有效位累加器）寄存器，随后是相位累加器（11），提供一定数量的输出信号或输出位。存储在寄存器（9）中的Pb位被放置在累加器（11）的输入处，以在每个时钟行程处以第二频率CLK / N加到前一个累加器（11）的输出位之前。通常，前面的Pb输出位与来自寄存器（9）的Pb位相等。在累加器施加的第二频率的每个时钟行程中，在累加器（11）的输出处执行运行总加法。

9. 发明授权

KR100270891B1 펄스신호발생회로및펄스신호발생방법 失效
标题翻译：脉冲信号发生电路和脉冲信号发生方法
公开(公告)号：KR100270891B1
公开(公告)日：2000-12-01
申请号：KR1019970063265
申请日：1997-11-26
申请人： 파나소닉 전공 주식회사
发明人： 미시나가즈히로 , 다나카유이치
IPC分类号： H03K3/00
CPC分类号： G06F7/68
摘要： 펄스신호 발생회로는 발생되는 펄스신호의 주파수값으로서 2
n 의 값 또는 이 보다 작은 값을 설정시키기 위한, 적어도 (n+1)비트 길이인 주파수설정 레지스터(1), 및 적어도 (n+1)비트 길이인 플립-플롭(3)과 가산기(2)를 가지는 누적 가산회로(22)를 포함한다. 누적 가산회로(22)는 초당 2
n+1 번의 비율로, 가산기(2)가 주파수설정 레지스터(1)에 설정된 값을 플립-플롭(3)에 저장된 값에 가산하도록 하고 또한 플립-플롭(3)이 가산결과를 저장하도록 하는 동작을 반복하고, 그리고 플립-플롭(3)내에 (n+1)번째 비트의 값을 가지는 신호를 펄스신호로서 출력한다.

10. 发明授权

KR100271717B1 클럭 주파수 체배 장치를 포함하는 반도체 메모리 장치의 데이터 전송 장치 失效
标题翻译：包含时钟分频器的半导体存储器的数据传输器件
公开(公告)号：KR100271717B1
公开(公告)日：2000-11-15
申请号：KR1019970081272
申请日：1997-12-31
申请人： 에스케이하이닉스 주식회사
发明人： 이석규
IPC分类号： H03L7/00
CPC分类号： G06F5/00 , G06F7/68 , G11C5/066 , G11C7/1078 , G11C7/1084 , G11C7/1087 , G11C7/222 , G11C19/00 , H03L7/18
摘要： PURPOSE: A data transmission apparatus of a semiconductor memory device having a clock frequency multiplying apparatus is provided to be capable of implementing a fast data transfer by multiplying a clock frequency by dividing a clock signal in an internal circuit of the DRAM into a critical path and a non-critical path, using a transmission clock signal for the critical path and the multiplied clock signal for the non-critical path and enhancing an internal data transfer ratio. CONSTITUTION: A clock generator(10) generates a clock signal. A data input buffer(20) is synchronized to the clock generated from the clock generator(10) to serially receive data, address, instruction, etc. when a transmission clock signal generated by the clock generator is inputted. A data shift register(30) groupings the data received through the data input buffer into a data packet and parallely transfers the same to a memory. A clock frequency multiplier(40) multiplies a transmission clock frequency generated by the clock generator and inputs the same into the data shift register(30).
摘要翻译：目的：提供一种具有时钟倍频装置的半导体存储器件的数据传输装置，其能够通过将DRAM的内部电路中的时钟信号除以关键路径来乘以时钟频率来实现快速数据传输，并且非关键路径，使用关键路径的传输时钟信号和用于非关键路径的倍增时钟信号，并增强内部数据传输比。构成：时钟发生器（10）产生时钟信号。当输入由时钟发生器产生的传输时钟信号时，数据输入缓冲器（20）与从时钟发生器（10）生成的时钟同步，以串行接收数据，地址，指令等。数据移位寄存器（30）将通过数据输入缓冲器接收到的数据分组成数据包，并将其同时传送到存储器。时钟倍频器（40）将由时钟发生器产生的传输时钟频率相乘并将其输入到数据移位寄存器（30）。

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