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1. 发明授权

KR100824468B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100824468B1
公开(公告)日：2008-04-22
申请号：KR1020060086619
申请日：2006-09-08
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L21/336 , H01L27/115 , H01L21/8247
CPC分类号： H01L29/513 , H01L27/115 , H01L27/11568
摘要： 게이트 전극의 저항 감소와 트랜지스터 특성의 안정화가 성취되는 반도체 장치 및 이의 제조 방법이 설명된다. 본 발명의 한 양태에 따르면, 반도체 기판, 각각이, 반도체 기판에 제1 절연체를 통해서 형성된 전하 저장 층, 제1 및 제2 도전체 층, 및 전하 저장 층과 제1 도전체 층 사이에 제공된 배리어 절연체를 포함하는 복수의 게이트 전극, 게이트 전극들 사이에 게이트 전극들의 측면과만 접촉하게 제공된 배리어 절연체, 및 제2 도전체 층의 상면과 접촉하게 제공된 층간 절연체를 포함하는 반도체 장치가 제공된다.
메모리 셀 게이트 전극, 전하 저장 층, 폴리실리콘 간 절연체, 배리어 절연체
摘要翻译：描述了实现栅电极的电阻减小和晶体管特性的稳定化的半导体器件及其制造方法。根据本发明，在半导体基板的一个方面，分别通过在半导体的第一绝缘体形成衬底上的电荷存储层，所述第一和在所述第二导体层，并且电荷存储层和导电材料的第一层之间的势垒包括多个栅电极的半导体器件中，电极接触仅在绝缘体设置在栅极电极的侧表面，和层间绝缘体之间的栅障与包括设置有绝缘体的第二导体层的上表面接触地设置。

2. 发明公开

KR1020070104855A 불휘발성 반도체 메모리 失效
标题翻译：非易失性半导体存储器
公开(公告)号：KR1020070104855A
公开(公告)日：2007-10-29
申请号：KR1020070039372
申请日：2007-04-23
申请人： 가부시끼가이샤 도시바
发明人： 이찌게마사유끼 , 아라이후미따까 , 시로따리이찌로 , 야에가시도시따께 , 오자와요시오 , 야마모또아끼히또 , 미즈시마이찌로 , 사이또요시히꼬
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/42336 , H01L21/28273 , H01L27/0207 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L29/42324 , H01L29/7881 , H01L21/28141
摘要： A non-volatile memory device is provided to increase an interference effect between cells by disposing a low-k dielectric in a region mostly adjacent to floating gates. Floating gates(34,35) of first and second memory cells are composed of a first portion and a second portion disposed on the first portion and having a width narrower than that of the first portion in a direction to which a control gate(37) extends, respectively. The first portion is disposed between isolation insulating layers(32) of strip shape, and an upper surface of the isolation insulating layer is flush with an upper surface of the first portion or is lower than it. A space between the first portions of the first and second memory cells is filled with a first dielectric, and a space between the second portions is filled with a second dielectric having dielectric constant higher that the first dielectric.
摘要翻译：提供了一种非易失性存储器件，用于通过在与浮动栅极大致相邻的区域中布置低k电介质来增加单元之间的干扰效应。第一和第二存储单元的浮动栅极（34,35）由设置在第一部分上的第一部分和第二部分组成，其宽度比第一部分的宽度窄于控制栅极（37）的方向，分别延伸。第一部分设置在带状的隔离绝缘层（32）之间，隔离绝缘层的上表面与第一部分的上表面齐平或者比第一部分的上表面平齐。在第一和第二存储单元的第一部分之间的空间填充有第一电介质，并且第二部分之间的空间填充有介电常数高于第一电介质的第二电介质。

3. 发明公开

KR1020040000330A 불휘발성 반도체 기억 장치 失效
标题翻译：非易失性半导体存储器件
公开(公告)号：KR1020040000330A
公开(公告)日：2004-01-03
申请号：KR1020030040409
申请日：2003-06-20
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 고다아끼라 , 노구찌미쯔히로
IPC分类号： G11C16/00
CPC分类号： G11C16/0466 , G11C16/3468
摘要： PURPOSE: A non-volatile semiconductor memory device is provided to perform compatibly both of the high-speed writing and the high reliability by employing a step-up writing system. CONSTITUTION: In a cell array region of a silicon substrate(1), a p-type well(2) with, for example, a boron or indium impurity concentration of 10(cm) to 10(cm) is formed. In the p-type well(2), an element isolation insulating film(3) is formed to a thickness of about 10 to 500 nm. In the element region defined by the element isolation insulating film(3), a stacked gate insulating film including a charge accumulation layer is formed. The stacked gate insulating film is composed of a tunnel insulating film(4) composed of, for example, a silicon oxide film or silicon oxynitride film with a thickness of 0.5 to 10 nm, a charge accumulation layer(5) composed of a silicon nitride film with a thickness of 3 to 50 nm, and a block insulating film(6) composed of a silicon oxide film or silicon oxynitride film with a thickness of 3 to 30 (nm). It is preferable that the thickness of the tunnel insulating film(4) is 4 nm or less.
摘要翻译：目的：提供一种非易失性半导体存储器件，通过采用升压写入系统来兼容高速写入和高可靠性。构成：在硅衬底（1）的单元阵列区域中，形成例如具有10（cm）至10（cm）的硼或铟杂质浓度的p型阱（2）。在p型阱（2）中，元件隔离绝缘膜（3）形成为约10〜500nm的厚度。在由元件隔离绝缘膜（3）限定的元件区域中，形成包括电荷蓄积层的堆叠栅极绝缘膜。堆叠栅极绝缘膜由例如厚度为0.5〜10nm的氧化硅膜或氮氧化硅膜构成的隧道绝缘膜（4），由氮化硅构成的电荷蓄积层（5）厚度为3〜50nm的膜，以及厚度为3〜30nm的由氧化硅膜或氮氧化硅膜构成的块绝缘膜（6）。隧道绝缘膜（4）的厚度优选为4nm以下。

4. 发明公开

KR1020030040182A 다층 게이트 구조물을 포함하는 반도체 메모리 장치 有权
标题翻译：半导体存储器件，包括多层门结构
公开(公告)号：KR1020030040182A
公开(公告)日：2003-05-22
申请号：KR1020020071197
申请日：2002-11-15
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , H01L21/28273 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529 , H01L29/42324
摘要： PURPOSE: A semiconductor memory device including a multi-layer gate structure is provided to be capable of preventing the short phenomenon from being generated between a multi-layer gate of a select transistor and a contact plug, and additionally downsizing each transistor. CONSTITUTION: A plurality of isolation layers(STI) are formed into a strip type structure at the inner portion of P type silicon substrate. At this time, each isolation layer is made of a trench and an oxide layer formed at the inner portion of the trench. A plurality of device regions(AA) are formed between the isolation layers. A thin insulating layer capable of flowing tunnel current, is formed on the entire surface of each device region. A plurality of NAND cells are formed at the upper portion of the device region. At this time, each NAND cell includes two select transistors(ST1,ST2) and a plurality of memory cell transistors(MC1 to MCn) located between the two select transistors. At the time, each transistor has a multi-layer gate.
摘要翻译：目的：提供一种包括多层栅极结构的半导体存储器件，以能够防止在选择晶体管的多层栅极和接触插塞之间产生短路现象，并且进一步减小每个晶体管的尺寸。构成：在P型硅衬底的内部，多个隔离层（STI）形成为带状结构。此时，每个隔离层由形成在沟槽的内部的沟槽和氧化物层制成。在隔离层之间形成多个器件区域（AA）。在每个器件区域的整个表面上形成能够流过隧道电流的薄绝缘层。在器件区域的上部形成有多个NAND单元。此时，每个NAND单元包括位于两个选择晶体管之间的两个选择晶体管（ST1，ST2）和多个存储单元晶体管（MC1〜MCn）。此时，每个晶体管都具有多层栅极。

5. 发明授权

KR100904569B1 비휘발성 반도체 메모리 및 그 제조 방법 有权
标题翻译：非易失性半导体存储器及其制造方法
公开(公告)号：KR100904569B1
公开(公告)日：2009-06-25
申请号：KR1020070095295
申请日：2007-09-19
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/513 , G11C16/0466 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11543
摘要： 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리는 메모리 셀과 주변 트랜지스터를 포함한다. 메모리 셀은, 다층 구조를 가지고, 플로팅 게이트 전극(3A)과 제1 분리 절연층(6) 상에 배치된 제1 게이트간 절연막(4)을 구비한다. 주변 트랜지스터는, 다층 구조를 가지고, 제1 게이트 전극(10)과 제2 분리 절연층(13) 상에 배치된 제2 게이트간 절연막(11)을 구비한다. 제1 및 제2 게이트간 절연막(4, 11)은 동일한 구조를 가지고, 제1 분리 절연층(6) 상의 제1 게이트간 절연막(4)의 최하부 절연층(4a1)은 제2 분리 절연층(13) 상의 제2 게이트간 절연막(11)의 최하부 절연층(11a1)보다 얇다.
분리 절연층, 게이트간 절연막, 메모리 셀, 주변 트랜지스터
摘要翻译：根据本发明实施例的非易失性半导体存储器包括存储单元和外围晶体管。存储单元具有多层结构并且包括浮置栅极电极3A和设置在第一隔离绝缘层6上的第一栅极间绝缘膜4。外围晶体管具有多层结构并且包括设置在第二隔离绝缘层13上的第一栅极电极10和第二栅极间绝缘膜11。第一和第二栅极间绝缘膜4和11具有相同的结构，并且第一分离绝缘层6上的第一栅极间绝缘膜4的最下绝缘层4a1是第二绝缘层 13比第二栅极间绝缘膜11的最下层的绝缘层11a1薄。

6. 发明授权

KR100817640B1 메모리 셀의 결합비의 감소가 억압되는 비휘발성 반도체메모리 장치 有权
标题翻译：抑制存储器连接比例降低的非线性半导体存储器件被抑制
公开(公告)号：KR100817640B1
公开(公告)日：2008-03-27
申请号：KR1020070009358
申请日：2007-01-30
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , H01L27/11521 , H01L27/11524
摘要： 반도체 기판(1) 상에 제1 절연막(5)이 형성된다. 제1 절연막(5) 상에 제1 게이트 전극(7)이 형성된다. 제1 게이트 전극(7)의 상면 및 측면 상에 제2 절연막(8)이 형성된다. 제2 절연막(8) 상에 제2 게이트 전극(9)이 형성된다. 제1 게이트 전극(7)의 상면에 형성된 제2 절연막(8) 위에 위치된 제2 게이트 전극(9)의 부분 전체가 실리사이드층(9-2)이다. 제1 게이트 전극(7)의 측면 상에 위치된 제2 게이트 전극(9)의 부분의 적어도 일부가 실리콘층이다.
게이트, 실리사이드, 실리콘, 절연막, 결합비

7. 发明公开

KR1020070115604A 비휘발성 반도체 메모리 有权
标题翻译：非易失性半导体存储器
公开(公告)号：KR1020070115604A
公开(公告)日：2007-12-06
申请号：KR1020070043176
申请日：2007-05-03
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 사와무라겐지
IPC分类号： G11C16/10 , G11C16/02
CPC分类号： G11C8/08 , G11C11/5628 , G11C16/0483 , G11C16/12 , G11C16/3418 , G11C2211/5648
摘要： A nonvolatile semiconductor device is provided to reduce generation of hot electrons caused by a tunnel current between bands in a cell unit connected to an unselected bit line, by changing write condition according to the position of a memory cell in the cell unit. A NAND string includes a serially connected memory cell. Two selection gate transistors are connected to each end of the NAND string. A write control circuit makes a first write condition for a selected cell different from a second write condition for the selected cell. The first write condition is that the selected cell is one of two memory cells adjacent to the two selection gate transistors, and the second write condition is that the selected cell is one of memory cells except the two memory cells adjacent to the two selection gate transistors.
摘要翻译：提供一种非易失性半导体器件，通过根据存储单元在单元单元中的位置改变写入条件，减少由连接到未选定位线的单元单元中的带之间的隧道电流引起的热电子的产生。 NAND串包括串联的存储单元。两个选择栅极晶体管连接到NAND串的每一端。写入控制电路对于所选择的单元的第二写入条件，对于与所选择的单元不同的第一写入条件。第一写入条件是所选择的单元是与两个选择栅极晶体管相邻的两个存储器单元之一，并且第二写入条件是所选择的单元是除了与两个选择栅极晶体管相邻的两个存储单元之外的存储单元之一。

8. 发明公开

KR1020070079015A 메모리 셀의 결합비의 감소가 억압되는 비휘발성 반도체메모리 장치 有权
标题翻译：抑制存储器连接比例降低的非线性半导体存储器件被抑制
公开(公告)号：KR1020070079015A
公开(公告)日：2007-08-03
申请号：KR1020070009358
申请日：2007-01-30
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , H01L27/11521 , H01L27/11524 , H01L21/28273
摘要： A nonvolatile semiconductor memory device for preventing a decrease in a coupling ratio of a memory cell is provided to increase the coupling ratio and improve characteristics of a memory cell by increasing capacitance of a gate insulating layer without forming a depletion layer in a control gate electrode. A nonvolatile semiconductor memory device includes a semiconductor substrate(1), a first insulating layer(16) formed on the semiconductor substrate, a first gate electrode(12) formed on the first insulating layer, a second insulating layer(17) formed on an upper surface and a lateral surface of the first gate electrode, and a second gate electrode(14) formed on the second insulating layer. The entire surface of a part of the second gate electrode positioned on the second insulating layer is formed with a silicide layer. At least, a part of the second gate electrode positioned on the lateral surface of the first gate electrode is formed with a silicon layer.
摘要翻译：提供一种用于防止存储单元的耦合比降低的非易失性半导体存储器件，以通过增加栅极绝缘层的电容而不在控制栅电极中形成耗尽层来增加耦合比并改善存储单元的特性。非易失性半导体存储器件包括半导体衬底（1），形成在半导体衬底上的第一绝缘层（16），形成在第一绝缘层上的第一栅电极（12），形成在第一绝缘层第一栅电极的上表面和侧表面以及形成在第二绝缘层上的第二栅电极（14）。位于第二绝缘层上的第二栅电极的一部分的整个表面形成硅化物层。至少，位于第一栅电极的侧表面上的第二栅电极的一部分由硅层形成。

9. 发明公开

KR1020060046069A 불휘발성 반도체 기억 장치 및 그 제조 방법 有权
标题翻译： 불휘발성반도체기억장치및그제조방법
公开(公告)号：KR1020060046069A
公开(公告)日：2006-05-17
申请号：KR1020050041032
申请日：2005-05-17
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 우에노고끼
IPC分类号： H01L27/115
CPC分类号： H01L21/823481 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L21/28273 , H01L21/823437
摘要： In device isolation trenches, a first device-isolation insulator film is formed to have recesses thereon and a second device-isolation insulator film is formed in the recesses. The uppermost portions at both ends of the first device-isolation insulator film are located higher than the uppermost portions at both ends of the second device-isolation insulator film.
摘要翻译：在器件隔离沟槽中，第一器件隔离绝缘膜被形成为在其上具有凹陷，并且在凹陷中形成第二器件隔离绝缘膜。第一器件隔离绝缘膜的两端的最高部分位于比第二器件隔离绝缘膜的两端的最高部分高的位置。

10. 发明授权

KR100550507B1 ＮＡＮＤ형 플래시 ＥＥＰＲＯＭ有权
标题翻译： NAND型闪存EEPROM
公开(公告)号：KR100550507B1
公开(公告)日：2006-02-13
申请号：KR1020030085438
申请日：2003-11-28
申请人： 가부시끼가이샤 도시바
发明人： 마쯔나가야스히꼬 , 야에가시도시따께 , 아라이후미따까
IPC分类号： H01L27/115
CPC分类号： G11C16/0483 , G11C16/10
摘要： 불휘발성 반도체 기억 장치는, NAND형의 메모리 셀 어레이, 승압 회로, 로우 디코더, 비트선 제어 회로 및 컬럼 디코더를 구비하고 있다. 이 장치에서는, 상기 메모리 셀 어레이 중 메모리 트랜지스터에 시켄셜 기입을 행하는 경우에, 선택된 제어 게이트선의 위치에 대응하여 상기 승압 회로로부터 로우 디코더를 통하여 메모리 트랜지스터의 제어 게이트에 인가되는 중간 전압의 크기를 변화시킨다. 혹은, 선택한 제어 게이트선에 접속된 메모리 트랜지스터에의 일괄 기입시에, 상이한 복수의 중간 전압을 인가한다.
메모리 트랜지스터, 중간 전압, 승압 회로, 메모리 셀 어레이

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