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1. 发明专利

JP2018520454A フラッシュメモリシステムに対する低パワー動作审中-公开
公开(公告)号：JP2018520454A
公开(公告)日：2018-07-26
申请号：JP2018514776
申请日：2016-04-26
申请人：シリコンストーリッジテクノロージーインコーポレイテッド , SILICON STORAGE TECHNOLOGY, INC.
发明人：トランヒューヴァン , リーアン , ヴートゥアン , グエンフンクオック , グエンヴェトタン
IPC分类号： G11C29/14 , G11C16/08
CPC分类号： G11C16/30 , G11C5/14 , G11C8/10 , G11C16/08 , G11C16/10 , G11C16/28 , G11C16/32 , G11C29/14 , G11C2207/2227
摘要：本発明は、フラッシュメモリシステムにおける低パワー動作に対する回路及び方法に関する。選択デコーディング回路経路の開示された実施形態では、パワーセーブ又はシャットダウンモードの間に、ある特定の出力ノードにおける値をプルアップ及びプルダウン回路を用いて保存する。これにより、主電源をシャットダウンさせながら、依然として値を維持することができる。

2. 发明专利

JP6012491B2 不揮発性半導体記憶装置及び半導体装置有权
标题翻译：的非易失性半导体存储装置以及半导体装置
公开(公告)号：JP6012491B2
公开(公告)日：2016-10-25
申请号：JP2013018757
申请日：2013-02-01
申请人：エスアイアイ・セミコンダクタ株式会社
发明人：見谷真 , 渡邊考太郎
IPC分类号： G11C17/14 , G11C29/14
CPC分类号： G11C29/028 , G11C29/021 , G11C7/1057 , G11C7/106 , G11C7/1066 , G11C7/222

3. 发明专利

JP2015207333A 半導体装置及びこれを備える情報処理システム审中-公开
标题翻译：半导体器件和包括其的信息处理系统
公开(公告)号：JP2015207333A
公开(公告)日：2015-11-19
申请号：JP2014088960
申请日：2014-04-23
申请人：マイクロンテクノロジー, インク.
发明人：二宮敏夫 , 近藤力 , 堂野千晶
IPC分类号： G11C11/407 , G11C11/401 , G06F12/16 , G11C29/14 , G11C11/4096
摘要：【課題】データバスインバージョン機能の誤動作を防止する。【解決手段】メモリセルアレイ11から読み出されたリードデータDQに応じてリードデータDQを反転させるデータバスインバージョン回路70と、第1の動作モードが指定されている場合にはデータバスインバージョン回路70から出力されるリードデータDQを出力し、第2の動作モードが指定されている場合にはマルチパーパスレジスタ20から出力されるテストデータDQを出力するデータ入出力端子21と、第1の動作モードが指定されている場合にはデータバスインバージョン回路70による反転が行われたか否かを示すデータバスインバージョン信号DBIを出力し、第2の動作モードが指定されている場合には所定のレベルに固定されるデータバスインバージョン端子32を備える。本発明によれば、コントローラ側でテストデータDQを誤反転することがない。【選択図】図4
摘要翻译：要解决的问题：为了防止数据总线反转功能的故障。解决方案：半导体器件包括：数据总线反相电路70，其根据从存储单元阵列11读取的读数据DQ反转读数据DQ; 数据输入/输出端子21，如果指定了第一操作模式，则输出从数据总线反相电路70输出的读取数据DQ，并且如果指定了第二操作模式，则输出该输出的测试数据DQ 来自多用途寄存器20; 以及数据总线反相端子32，如果指定了第一操作模式，则输出指示是否执行数据总线反相电路70的反转的数据总线反相信号DBI，如果第二操作模式被固定在预定电平指定操作模式。根据本发明，测试数据DQ在控制器侧不被错误地反转。

4. 发明专利

JP2015001988A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2015001988A
公开(公告)日：2015-01-05
申请号：JP2013124575
申请日：2013-06-13
申请人：ピーエスフォールクスコエスエイアールエルPS4 Luxco S.a.r.l. , Ps4 Luxco S A R L , ピーエスフォールクスコエスエイアールエルPS4 Luxco S.a.r.l.
发明人： OKUMOTO MASASHI
IPC分类号： G11C29/14 , G11C11/401
摘要：【課題】テストモードへの移行判定の精度を高める。【解決手段】本発明の半導体装置は、直列に接続された複数のトランジスタを備え、一端のトランジスタは、入力端子がドレインに接続され、他端のトランジスタは、第3の電圧がゲートに印加され、第4の電圧がソースに印加されて導通し、他端のトランジスタ以外は、ダイオード接続され、第1のトランジスタ以外のドレイン電圧が第1の電圧として出力される第1の回路と、直列に接続された複数のトランジスタを備え、一端のトランジスタは、電源電圧がドレインに印加され、他端のトランジスタは、第3の電圧がゲートに印加され、第4の電圧がソースに印加されて導通し、他端のトランジスタ以外は、ダイオード接続され、第3のトランジスタ以外のドレイン電圧が第2の電圧として出力される第2の回路とを有し、第1の電圧と第2の電圧との比較結果に応じてテストモードに移行する。【選択図】図2
摘要翻译：要解决的问题：提高确定向测试模式转变的准确性。解决方案：本发明的半导体器件包括第一电路和第二电路。第一电路包括串联连接的多个晶体管。对于一端的晶体管，输入端连接到漏极; 对于另一端的晶体管，第三电压施加到栅极，并且第四电压被施加到源极，导致导通; 另一侧的晶体管是二极管连接的; 并且输出除第一晶体管以外的漏极电压作为第一电压。第二电路包括串联连接的多个晶体管。对于一端的晶体管，电源电压施加到漏极; 对于另一端的晶体管，第三电压施加到栅极，并且第四电压被施加到源极，导致导通; 晶体管另一端以外的晶体管是二极管连接的; 并且输出除第三晶体管以外的漏极电压作为第二电压。根据第一电压和第二电压之间的比较结果，半导体器件转变到测试模式。

5. 发明专利

JP2015001987A 半導体メモリおよび半導体メモリの試験方法有权
标题翻译：半导体存储器和测试半导体存储器的方法
公开(公告)号：JP2015001987A
公开(公告)日：2015-01-05
申请号：JP2013124547
申请日：2013-06-13
申请人：スパンションエルエルシー , Spansion Llc , スパンションエルエルシー
发明人： AOKI HAJIME
IPC分类号： G11C29/12 , G11C16/04 , G11C16/06 , G11C29/14
摘要：【課題】内部で生成される電圧の立ち上がり時間がアドレスに依存して遅くなるリーク不良を、従来に比べて短い試験時間で検出する。【解決手段】半導体メモリは、複数のメモリセルと、複数のメモリセルに接続されたワード線と、複数のメモリセルの各々に接続された複数のビット線と、電圧制御信号に応答して、ワード線に供給する電圧を生成する電圧生成部と、複数のメモリセルに連続してアクセスするアクセス要求に応答して、所定の回数の電圧制御信号を生成し、電圧制御信号の生成毎に複数のビット線を順次に選択する選択信号を生成し、各電圧制御信号の生成から所定時間内に電圧が基準電圧に到達しない場合にエラー信号を出力する制御部とを有する。【選択図】図1
摘要翻译：要解决的问题：为了检测在比以前更短的测试时间内内部产生的电压的上升时间变得迟到的泄漏故障。解决方案：半导体存储器包括：多个存储单元; 连接到所述多个存储单元的字线; 连接到所述多个存储单元中的每一个的多个位线; 电压产生单元，其响应于电压控制信号产生要提供给字线的电压; 以及控制单元，其响应于连续访问所述多个存储单元的访问请求而产生预定次数的电压控制信号，产生每当所述电压控制信号为如果在产生每个电压控制信号之后的预定时间内电压未达到参考电压，则输出误差信号。

6. 发明专利

JP2014149896A Nonvolatile semiconductor memory device and semiconductor device 有权
标题翻译：非易失性半导体存储器件和半导体器件
公开(公告)号：JP2014149896A
公开(公告)日：2014-08-21
申请号：JP2013018757
申请日：2013-02-01
申请人： Seiko Instruments Inc , セイコーインスツル株式会社
发明人： MITANI MAKOTO , WATANABE KOTARO
IPC分类号： G11C29/14 , G11C29/00
CPC分类号： G11C29/028 , G11C7/1057 , G11C7/106 , G11C7/1066 , G11C7/222 , G11C29/021
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor nonvolatile memory device which creates a state after writing before writing data to the nonvolatile memory element, and can enhance accuracy of trimming, and the like.SOLUTION: A nonvolatile semiconductor memory device includes: a write data transmission circuit which transmits write data to a nonvolatile memory element; a first switch connected between the nonvolatile memory element and a data output terminal; a third switch connected to an output terminal of the write data transmission circuit; and a control circuit which controls each of the switches. The control circuit controls the switches so that only the first switch and the third switch are turned on when a test mode signal is input, and the write data is output to the data output terminal before the date is written to the nonvolatile memory element.
摘要翻译：要解决的问题：提供一种在向非易失性存储元件写入数据之前在写入之后产生状态并且可以提高修整精度等的半导体非易失性存储器件。解决方案：非易失性半导体存储器件包括：写入数据发送电路，其将写入数据发送到非易失性存储元件; 连接在所述非易失性存储元件和数据输出端子之间的第一开关; 连接到写数据传输电路的输出端的第三开关; 以及控制每个开关的控制电路。控制电路控制开关，使得只有第一开关和第三开关在测试模式信号被输入时被接通，并且写入数据在日期被写入到非易失性存储元件之前被输出到数据输出端。

7. 发明专利

JP2013097844A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2013097844A
公开(公告)日：2013-05-20
申请号：JP2011241619
申请日：2011-11-02
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： OKUMOTO SHINJI , MOCHIDA YOSHIFUMI
IPC分类号： G11C29/14
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device that autonomously resets a test mode instead of resetting the test mode dependently on the common standard of the semiconductor.SOLUTION: A semiconductor device comprises: a first test unit that enables a test of an internal circuit; a second test unit that can control the operation state of the first test unit; and a test reset unit that is activated in response to releasing the reset state of the first test unit and generates a reset signal after a predetermined period has passed since the activation of the first test unit. The second test unit sets the first test unit to a reset state when receiving the reset signal generated by the test reset unit.
摘要翻译：要解决的问题：提供一种自主地重置测试模式的半导体器件，而不是依赖于半导体的共同标准来重置测试模式。解决方案：半导体器件包括：第一测试单元，其能够进行内部电路的测试; 第二测试单元，其可以控制第一测试单元的操作状态; 以及测试复位单元，其响应于释放所述第一测试单元的复位状态而被激活，并且在从所述第一测试单元的激活经过预定时段之后产生复位信号。第二测试单元在接收到由测试复位单元生成的复位信号时将第一测试单元设置为复位状态。版权所有（C）2013，JPO＆INPIT

8. 发明专利

JP2013069393A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2013069393A
公开(公告)日：2013-04-18
申请号：JP2011208954
申请日：2011-09-26
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： IWATA CHIHIRO , OKUMA SADAYUKI
IPC分类号： G11C29/14
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device including a test signal generating circuit for resetting a test circuit.SOLUTION: The semiconductor device comprises: test circuits (CKT1 to CKT4) for executing a test based on an activity-level test mode signal; a test signal generating circuit (106) for outputting an activity-level test mode signal (TMS) based on a test mode setting command; and a reset circuit (40) for maintaining the test mode signal from the test signal generating circuit at an inactive level, in a predetermined period of time after power supply, based on an effective signal (CKE) for enabling the operation of the semiconductor device to be input from the outside.
摘要翻译：要解决的问题：提供一种包括用于复位测试电路的测试信号发生电路的半导体器件。解决方案：半导体器件包括：用于基于活动级测试模式信号执行测试的测试电路（CKT1至CKT4）; 用于基于测试模式设置命令输出活动级测试模式信号（TMS）的测试信号产生电路（106）以及复位电路（40），用于在供电后的预定时间段内，基于用于使半导体器件的操作的有效信号（CKE），将来自测试信号发生电路的测试模式信号保持在非活动电平从外部输入。版权所有（C）2013，JPO＆INPIT

9. 发明专利

JP2013029926A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2013029926A
公开(公告)日：2013-02-07
申请号：JP2011164354
申请日：2011-07-27
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： OKUNO SHINYA , FURUYA KIYOHIRO
IPC分类号： G06F1/26 , G01R31/28 , G01R31/3185 , G11C29/14 , H01L21/822 , H01L27/04
摘要： PROBLEM TO BE SOLVED: To normally operate a semiconductor device even if the semiconductor device is erroneously entered into a test mode.SOLUTION: A semiconductor device comprises a test signal generation circuit 1 in which, in response to inputting a test mode entry signal that starts a test to a test circuit 2 for testing an internal circuit, an internal latch 10 is set to output from the latch 10 to the test circuit 2 a test enable signal permitting the test circuit 2 to be driven. The test signal generation circuit 1 includes a reset signal generation circuit 30 and a delay initialization circuit 40. In the case where the latch 10 is outputting the test enable signal, the reset signal generation circuit 30 delays the test enable signal to generate a reset signal for resetting the latch 10. In the case where the latch 10 is outputting the delay initialization signal, on the basis of a toggle signal supplied from the outside, the delay initialization circuit 40 outputs a delay initialization signal for initializing an operation to generate the reset signal by the reset signal generation circuit 30.
摘要翻译：要解决的问题：即使半导体器件被错误地进入测试模式，也可以正常地操作半导体器件。解决方案：半导体器件包括测试信号产生电路1，其中响应于向测试电路2输入测试模式输入信号以测试内部电路，内部锁存器10被设置为输出从锁存器10到测试电路2，允许测试电路2被驱动的测试使能信号。测试信号产生电路1包括复位信号产生电路30和延迟初始化电路40.在锁存器10输出测试使能信号的情况下，复位信号产生电路30延迟测试使能信号以产生复位信号用于复位锁存器10.在锁存器10正在输出延迟初始化信号的情况下，基于从外部提供的触发信号，延迟初始化电路40输出用于初始化操作以产生复位的延迟初始化信号信号由复位信号发生电路30发送。（C）2013，JPO＆INPIT

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