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1. 发明专利

JP2017090290A 物標探知装置审中-公开
公开(公告)号：JP2017090290A
公开(公告)日：2017-05-25
申请号：JP2015221809
申请日：2015-11-12
申请人：日本無線株式会社 , Japan Radio Co Ltd
发明人： MIZOGUCHI TAKESHI , ITO TOMOYASU , IZEKI SHUICHI
IPC分类号： G01S7/12 , G01S7/62 , G09G5/00 , G09G5/36 , G09G5/39
摘要：【課題】本発明は、旧レンジから新レンジに切り換えた時、その直後から過去の映像を新レンジに応じた縮尺によって表示部に表示させることを1回の転送で実現する。【解決手段】過去の受信データを蓄積する過去映像用画像メモリ31に蓄積領域1、2を準備する。そして、レンジ切り換え前までに領域1に蓄積した過去の受信データを、レンジ切り換えの直後に領域2に転送する。ここで、レンジ切り換え前後のレンジが異なることに応じて、領域1、領域2の1転送サイクル当たりのアドレスの移動量Kを異ならせる。すると、レンジ切り換えの直後に、表示部23に出力される過去の受信データを、領域1に蓄積されたレンジ切り換え前のものから、領域2に転送されたレンジ切り換え後のものへと、切り換えられる。そして、次のレンジ切り換えまで、表示部23に出力される過去の受信データを、領域2に蓄積される今のレンジのもののまま、維持することができる。【選択図】図2

2. 发明专利

JPWO2015059818A1 プログラマブル表示器、プログラム有权
公开(公告)号：JPWO2015059818A1
公开(公告)日：2017-03-09
申请号：JP2015543669
申请日：2013-10-25
申请人：発紘電機株式会社
发明人：欣史古山 , 欣史古山
IPC分类号： G09G5/00 , G06F3/14 , G09G5/377 , G09G5/39
CPC分类号： G09G5/377 , G09G5/14 , G09G5/42 , G09G2340/0464 , G09G2354/00
摘要：新旧画像管理部202は、スクリーン切替指示があった場合、スクリーン画像記憶部201に格納されているスクリーン画像を、旧スクリーン画像として退避・記憶すると共に、切替先のスクリーンの画像を新スクリーン画像として生成・記憶する。合成画像生成部203は、随時または定周期で、上記旧スクリーン画像の一部と上記新スクリーン画像の一部とを、合成比率を変えながら合成して合成画像を生成する。表示制御部204は、上記合成画像が生成される毎に該生成された合成画像を表示することで、上記旧スクリーン画像から上記新スクリーン画像へ遷移する画面表示を行う。

3. 发明专利

JP5744418B2 投影装置及び投影方法有权
标题翻译：投影装置及投影方法
公开(公告)号：JP5744418B2
公开(公告)日：2015-07-08
申请号：JP2010114705
申请日：2010-05-18
申请人：キヤノン株式会社
发明人：岡伸洋
IPC分类号： G03B21/00 , G09G5/00 , G09G5/395 , G09G5/393 , G09G5/39 , G09G5/36 , G09G5/377 , G09G3/20 , H04N5/74
CPC分类号： H04N9/3194 , H04N9/3185

4. 发明专利

JP5732887B2 フレームメモリ制御装置有权
标题翻译：帧存储器控制器
公开(公告)号：JP5732887B2
公开(公告)日：2015-06-10
申请号：JP2011028604
申请日：2011-02-14
申请人：株式会社リコー
发明人：佐藤哲也 , 山本英明
IPC分类号： G02B26/10 , G09G3/02 , G09G3/20 , G09G5/39 , G09G5/00

5. 发明专利

JPWO2012060114A1 描画装置、描画方法及びプログラム有权
公开(公告)号：JPWO2012060114A1
公开(公告)日：2014-05-12
申请号：JP2012541757
申请日：2011-01-27
申请人：三菱電機株式会社
发明人：成憲中田 , 成憲中田 , 紀之久代 , 紀之久代 , 真勝倉 , 真勝倉 , 吉秋小泉 , 吉秋小泉
IPC分类号： G09G5/00 , G09G5/39 , G09G5/393
CPC分类号： G09G3/3611 , G09G5/393 , G09G2360/127
摘要： DMAコントローラ(13A)は、CPU(10)とは独立して動作し、ROM(11)に記憶された画像データを、その先頭の読み出し開始位置から所定の単位で順次読み出してバッファ(30)に書き込んで行く。DMAコントローラ(13B)は、CPU(10)とは独立して動作し、バッファ(30)に読み出されたデータを、VRAM(15)における書き込み開始位置から1バイトずつ横方向に順次書き込んでいく。コンパニオンチップ(3)の制御部(31)は、各行のデータ列の書き込みが完了する度に、VRAM(15)における書き込み開始位置を、次の行の同じ列の位置に更新する。

6. 发明专利

JP5310079B2 Image rendering apparatus 有权
公开(公告)号：JP5310079B2
公开(公告)日：2013-10-09
申请号：JP2009040328
申请日：2009-02-24
申请人：富士通セミコンダクター株式会社
发明人：雅之中村 , 誠安達 , 幸治西河 , 元信間宮 , 明宏川原
IPC分类号： G06T15/04 , G06T1/60 , G09G5/36 , G09G5/39

7. 发明专利

JP5299745B2 Single-chip display processor 有权
公开(公告)号：JP5299745B2
公开(公告)日：2013-09-25
申请号：JP2008023690
申请日：2008-02-04
申请人：アクセラリックス・リミテッドAccelerix Limited
发明人：デニス・フィールダー , ジェイムズ・ダービーシャイアー , ピーター・ギリンガム , ランディ・トーレンス , コーマック・オコーネル
IPC分类号： G06T1/20 , G09G5/00 , G06F3/153 , G06F12/00 , G06F13/16 , G06T11/00 , G09G5/14 , G09G5/36 , G09G5/39 , G11C7/10 , G11C11/401 , G11C11/4093 , G11C11/4096 , H01L27/10
CPC分类号： G09G5/363 , G09G5/39 , G11C7/10 , G11C7/1048 , G11C11/4093 , G11C11/4096 , G11C2207/104
摘要： A single chip display processor comprised of a dynamic random access memory (DRAM) for storing at least one of graphics and video pixel data, a pixel data unit (PDU) for processing the pixel data, integrated in the same integrated circuit (IC) chip as the DRAM, the IC chip further comprising a massively parallel bus for transferring blocks of pixel data at the same time from the DRAM to the PDU, whereby the PDU can process the blocks of pixel data for subsequent display of processed pixel data.

9. 发明专利

JP5210478B2 Display device 有权
标题翻译：空值
公开(公告)号：JP5210478B2
公开(公告)日：2013-06-12
申请号：JP2001263018
申请日：2001-08-31
申请人：株式会社半導体エネルギー研究所
发明人：潤小山
IPC分类号： G02F1/1368 , G09G3/20 , G02F1/133 , G09F9/00 , G09F9/30 , G09G3/30 , G09G3/36 , G09G5/39 , H01L21/77 , H01L21/84 , H01L27/12 , H01L29/786 , H04N5/66
CPC分类号： G09G5/39 , G09G3/20 , G09G3/30 , G09G3/3233 , G09G3/3659 , G09G3/3677 , G09G3/3688 , G09G2300/0814 , G09G2300/0842 , G09G2310/0262 , G09G2310/0283 , G09G2310/0297 , G09G2340/0492 , H01L27/1214 , H01L29/41733 , H01L29/78621
摘要： A display device capable of switching over between vertical and horizontal display on a screen without using a frame memory is provided. A display device has a source signal line driver circuit (102), a first gate signal line driver circuit (103), and a second gate signal line driver circuit (104). The scanning direction of the first gate signal line driver circuit (103) is perpendicular to the scanning direction of the source signal line driver circuit (102), and the scanning direction of the second gate signal line driver circuit (104) is perpendicular to the scanning direction of the first gate signal line driver circuit (103). During normal display, vertical scanning of the screen is performed by the first gate signal line driver circuit (103). Images are displayed in a direction that is in accordance with the scanning direction of the first gate signal line driver circuit (103). On the other hand, vertical scanning of the screen is performed by the second gate signal line driver circuit (104) when switching over between vertical and horizontal display. Images are displayed in a direction that is in accordance with the scanning direction of the second gate signal line driver circuit (104).
摘要翻译：提供一种能够在不使用帧存储器的情况下在屏幕上在垂直和水平显示之间切换的显示设备。显示装置具有源极信号线驱动电路（102），第一栅极信号线驱动电路（103）和第二栅极信号线驱动电路（104）。第一栅极信号线驱动电路（103）的扫描方向垂直于源极信号线驱动电路（102）的扫描方向，第二栅极信号线驱动电路（104）的扫描方向垂直于第一栅极信号线驱动电路（103）的扫描方向。在正常显示期间，通过第一栅极信号线驱动电路（103）进行屏幕的垂直扫描。图像以与第一栅极信号线驱动电路（103）的扫描方向一致的方向显示。另一方面，当在垂直和水平显示之间切换时，屏幕的垂直扫描由第二栅极信号线驱动电路（104）执行。图像以与第二栅极信号线驱动电路（104）的扫描方向一致的方向显示。

10. 发明专利

JP2013020044A Image display device, and semiconductor integrated circuit for image display 有权
标题翻译：图像显示装置和用于图像显示的半导体集成电路
公开(公告)号：JP2013020044A
公开(公告)日：2013-01-31
申请号：JP2011152590
申请日：2011-07-11
申请人： Yokogawa Electric Corp , 横河電機株式会社
发明人： FUJISHIRO AKIRA
IPC分类号： G09G5/00 , G06F3/153 , G09G5/377 , G09G5/39
摘要： PROBLEM TO BE SOLVED: To extend an accessible period to a display memory of a drawing system and reduce waiting time for drawing to improve performance.SOLUTION: A display data readout control unit 124 creates an address for a display memory (VRAM11) in which display output data is stored only for a display plane requiring synthesis of display output data that is programmably set in a control register 127, and controls to read display data out to a frame buffer 125.

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