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1. 发明专利

JP2020042005A 時間計測回路及び積分型A/Dコンバータ审中-公开
公开(公告)号：JP2020042005A
公开(公告)日：2020-03-19
申请号：JP2019088281
申请日：2019-05-08
申请人：株式会社デンソー
发明人：山内重徳
IPC分类号： G04F10/04
摘要：【課題】より簡単な構成で時間計測値の揺らぎを排除できる時間計測回路を提供する。【解決手段】RCK−PP発生回路2は計測対象信号RCLKのエッジを検出してエッジ検出信号RCKを出力すると共に、その出力後に基準クロックSCLKのエッジが発生した時点を基準時点とし、この時点より後にSCLKに同期して第1パルス信号P1を出力し、続くSCLKの1周期後に第2パルス信号P2を出力する。SCLKカウント回路3は、信号P1が出力される時点をSCLKにより計測する。TDC4は、ディレイラインにより生成されるパルス信号を用いて、信号RCKが出力された時点から信号P1が出力された時点までの第1時間差,信号P1が出力された時点から信号P2が出力された時点までの第2時間差をそれぞれ計測する。補正回路5は、信号RCKが出力された時点の小数点以上に相当する値と小数点以下に相当する値とにつき時間差を用いて補正する。【選択図】図1

2. 发明专利

JP6295985B2 時間計測回路及びそれを備える温度センサ回路有权
公开(公告)号：JP6295985B2
公开(公告)日：2018-03-20
申请号：JP2015050283
申请日：2015-03-13
申请人：株式会社豊田中央研究所
发明人：嶋田英人 , 水野健太朗
IPC分类号： G01K7/01 , G04F10/04
CPC分类号： G04F10/04 , G01K7/346 , G04F10/005

3. 发明专利

JP6151540B2 計測装置、計測方法、及び計測プログラム有权
公开(公告)号：JP6151540B2
公开(公告)日：2017-06-21
申请号：JP2013052416
申请日：2013-03-14
申请人：セイコーソリューションズ株式会社
发明人：大塚健一
IPC分类号： G04F10/04

4. 发明专利

JP2016520795A 遅延させる装置、核医学イメージング装置、遅延させる方法及び校正する方法有权
标题翻译：装置，用于延迟，方法和校准核医学成像装置延迟的方法
公开(公告)号：JP2016520795A
公开(公告)日：2016-07-14
申请号：JP2015561538
申请日：2014-03-04
申请人：株式会社東芝 , 東芝メディカルシステムズ株式会社
发明人：グレゴリー・ジェイ・マン
IPC分类号： G01T1/161 , G01T1/172 , G04F10/04
CPC分类号： G04F10/005 , G01T1/2985 , H03H11/265 , H03M1/0617 , H03M1/1009
摘要：【課題】TDCのタイミング精度を向上させることを可能とする。【解決手段】実施形態の遅延させる装置は、複数のチェーン型時間デジタル回路(TDC)への信号を遅延させる装置であって、複数のTDCのそれぞれに接続された複数の伝播経路デバイスを備える。各伝播経路デバイスは、伝播経路デバイスによって受信される遅延選択信号に基づいて、各伝播経路デバイスへ送られる共通の開始信号を選択可能な量だけ遅延させて、遅延された開始信号をTDCのそれぞれへ送信するように構成される。【選択図】図1
摘要翻译：甲使得能够提高TDC定时精度。用于延迟实施例的装置是用于将信号延迟到所述多个链型时间 - 数字电路（TDC）的方法，包括连接到每个所述多个TDC的多个传播路径装置的装置。基于由所述延迟接收的延迟选择信号中的每个传播路径的装置，传播路径设备达到可选择的公共启动信号被发送到每个传输路径的装置，其中分别被延迟TDC开始信号配置为发送至。点域1

5. 发明专利

JP2016038212A 時間計測回路有权
标题翻译：时间测量电路
公开(公告)号：JP2016038212A
公开(公告)日：2016-03-22
申请号：JP2014159642
申请日：2014-08-05
申请人：株式会社デンソー
发明人：山内重徳 , 渡辺高元 , 田口信幸
IPC分类号： G04F10/04
CPC分类号： G04F10/005 , G04F10/105
摘要：【課題】計測対象期間が長い場合でも揺らぎが抑制された計測結果を得る技術を提供する。【解決手段】第1符号化手段は、基準クロックによって決まる基準タイミングを、ディレイラインを利用して符号化する。第2符号化手段は、計測対象信号によって決まる計測対象期間の計測開始タイミングおよび計測終了タイミングを、ディレイラインを利用して符号化する。カウント手段65は、計測対象期間中に含まれる基準クロックの周期数をカウントする。端数演算手段63、64は、符号化結果に基づき、計測開始タイミングから直後の基準タイミングまでの時間差を表す前端数、および計測終了タイミングから直後の基準タイミングまでの時間差を表す後端数を求め、前端数および後端数から、基準タイミングの周期をカウント手段でのカウント値倍した期間と計測対象期間との差を表す端数データを求める。【選択図】図2
摘要翻译：要解决的问题：提供一种即使在要进行测量的周期长时间也能获得抑制波动的测量结果的技术。解决方案：第一编码装置编码由参考时钟确定的参考定时通过利用延迟线。第二编码装置通过利用延迟线对待测信号确定的测量周期的测量开始定时和测量结束定时进行编码。计数装置65对包括在要进行测量的周期中的参考时钟的频率进行计数。分数计算装置63,64基于编码结果获得表示从测量开始定时到紧接着的参考定时的时间差的前一分数，以及表示从测量结束定时到立即的时间差的后续分数按照参考定时，从上述分数和后续分数中获得分数数据，其表示通过将基准定时周期乘以计数装置的计数值和测量周期的期间之间的差异的分数数据。选择图：图2

6. 发明专利

JP2014525575A Apparatus for measuring the duration of the level of the electrical signal 有权
公开(公告)号：JP2014525575A
公开(公告)日：2014-09-29
申请号：JP2014527712
申请日：2011-08-29
申请人：旭化成エレクトロニクス株式会社
发明人：カナルデービッド , レキュイエールマチュー
IPC分类号： G04F10/04 , G01R29/02
CPC分类号： G01R22/00 , G01R29/023 , G04F10/005 , H03K3/0322
摘要：本発明は、電気信号のレベルの持続時間を測定するための装置に関する。装置は、反転ゲートで構成され、電源が前記電気信号によって変調される第１のリングオシレータと、電源が前記電気信号によって変調されない第２のリングオシレータと、前記第１のリングオシレータの不安定点のゲートからゲートへの遷移の総数をカウントする手段と、前記第２のリングオシレータのゲートからゲートへの不安定点の遷移の総数をカウントする手段と、前記カウントする手段の値に基づいて、前記電気信号の前記レベルの前記持続時間を決定する手段とを備える。

7. 发明专利

JP5390627B2 Noise shaping time measurement circuit 有权
公开(公告)号：JP5390627B2
公开(公告)日：2014-01-15
申请号：JP2011535098
申请日：2009-11-03
申请人：テレフオンアクチーボラゲットエルエムエリクソン(パブル)
发明人：エク、スタファン
IPC分类号： G04F10/04 , H03K5/26
CPC分类号： H03L7/08 , G04F10/005 , H03L2207/50

8. 发明专利

JP5179864B2 Precise time measurement apparatus and method 有权
公开(公告)号：JP5179864B2
公开(公告)日：2013-04-10
申请号：JP2007519388
申请日：2005-06-30
申请人：テラダイン・インコーポレーテッドTeradyne Incorporated
发明人：ゲイジ，ロバート・ブルース , サルミ，ヤコブ・アルヴィン
IPC分类号： G04F10/04 , G01R31/319
CPC分类号： G01R31/3191 , G01R35/005

9. 发明专利

JP5106583B2 Time-to-digital conversion circuit, and calibration method thereof 有权
公开(公告)号：JP5106583B2
公开(公告)日：2012-12-26
申请号：JP2010131923
申请日：2010-06-09
申请人：株式会社半導体理工学研究センター
发明人：聡志伊藤 , 春夫小林
IPC分类号： G04F10/04 , G01R23/10 , H03K21/40
摘要： PROBLEM TO BE SOLVED: To reduce power consumption of a TDC circuit with high resolution. SOLUTION: The TDC according to the present invention includes: a ring oscillator 10 having a delay line with a plurality of delay elements 11 for delaying an input signal connected in series, an inversion element 13 for outputting an inversion signal of an output of the delay element at the last stage of the delay line and a multiplexer 15 that provides any of output signals of a reference clock or the inversion element to the delay element at a first stage of the delay line; a plurality of determination circuits 17 which are connected to connection nodes of the delay elements of the delay line or input nodes of the delay elements at the first stage and which determines whether a change edge of a signal to be measured advances or delays against a change edge of a delayed signal of the reference clock output by the delay element 11; an encode circuit 31 that encodes a determination result of the determination circuit 17; and a calculation circuit 33 that calculates a phase to the reference clock of the change edge of the signal to be measured from an output of the encoder circuit 31. COPYRIGHT: (C)2012,JPO&INPIT

10. 发明专利

JP5024232B2 Signal storage device, a communication control device and an image forming apparatus 有权
公开(公告)号：JP5024232B2
公开(公告)日：2012-09-12
申请号：JP2008210402
申请日：2008-08-19
申请人：富士ゼロックス株式会社
发明人：裕信金子
IPC分类号： G04G99/00 , B41J29/38 , G04F10/04

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