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    • 8. 发明专利
    • ASK識別判定回路、受信デバイスおよびプロセッサ
    • 询问识别确定电路,接收设备和处理器
    • JP2014241540A
    • 2014-12-25
    • JP2013123765
    • 2013-06-12
    • 富士通株式会社Fujitsu Ltd
    • SHIMIZU TAKASHIMATSUI JUNYAMAMOTO TAKESHI
    • H04L25/49H03M5/20H04L25/03H04L27/02
    • H04L27/06H04B7/0447
    • 【課題】ASKの多値信号からディジタル信号の復調を低レイテンシで実現する。【解決手段】ASK識別判定回路100は、ASK信号の振幅を一つの識別点を用いて上位ビットの値を識別する上位ビット判定ブロック111と、ASK信号が分岐入力され、ASK信号を重ね合わせることにより、ASK信号の振幅中央値に対する差分の絶対値の信号を取り出す上位ビット重畳ブロック121と、上位ビット判定ブロック111による識別結果に基づき、上位ビット重畳ブロック121により取り出された差分の絶対値の信号に対する反転の有無を制御する反転ブロック122と、反転ブロック122から出力された信号の振幅を一つの識別点を用いて下位ビットの値を識別する下位ビット判定ブロック123と、上位ビット判定ブロック111および下位ビット判定ブロック123の識別結果をクロックに同期して出力する出力バッファ103と、を有する。【選択図】図1
    • 要解决的问题:以低延迟从ASK多值信号实现数字信号的解调。解决方案:ASK识别确定电路100包括:高位确定块111,用于使用一个识别点识别高位比特值, ASK信号的振幅; 用于接受ASK信号的漂白输入的高位比特叠加块121,并通过叠加ASK信号导出相对于ASK信号的振幅中心的绝对差信号; 反转块122,用于根据高位确定块111的识别结果控制由高位重叠块121导出的绝对差信号的反相或不反相; 用于使用用于由反转块122输出的信号幅度的一个识别点来识别低位值的低位确定块123; 以及输出缓冲器103,用于通过与时钟同步来输出高位确定块111和低位确定块123的识别结果。