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1. 发明专利

JP6419799B2 光学テープウォブル信号のための高速ADC 审中-公开
公开(公告)号：JP6419799B2
公开(公告)日：2018-11-07
申请号：JP2016521762
申请日：2014-10-02
申请人：オラクル・インターナショナル・コーポレイション
发明人：マフナド,ファラマルズ
IPC分类号： G11B7/09 , H03M1/12 , G11B7/003
CPC分类号： G11B20/10342 , G11B7/003 , G11B7/0053 , H03M3/02

2. 发明专利

JP2017216561A A/D変換器有权
公开(公告)号：JP2017216561A
公开(公告)日：2017-12-07
申请号：JP2016108556
申请日：2016-05-31
申请人：株式会社デンソー
发明人：根塚智裕
IPC分类号： H03M1/14 , H03M1/12 , H03M3/02
CPC分类号： H03M1/12 , H03M1/14 , H03M3/02
摘要：【課題】フィードフォワード型ΔΣ変調方式を採用するA/D変換器において、高速で高精度かつ小型のA/D変換器を提供する。【解決手段】このA/D変換器は、積分回路と、量子化器と、積分回路および量子化器をΔΣ変調モードまたは巡回モードのいずれかに切り替える制御部とを備えたフィードフォワード型のA/D変換器である。そして、積分回路と量子化器との間に、積分回路の出力信号と、積分回路への入力信号と、ΔΣ変調の基準信号として用いる第1基準信号とを加算した加算結果を量子化器に出力する加算器を備える。量子化器は、比較器とスイッチ部とを有し、制御部は、ΔΣ変調モードにおいて、加算結果のみが比較器に入力されるようにスイッチ部を制御し、巡回モードにおいて、積分回路の出力信号と、積分回路の出力信号に対する比較値となるべく設定された第2基準信号とが比較器に入力されるようにスイッチ部を制御する。【選択図】図2

3. 发明专利

JP2017199965A 送信システム、送信装置、及び通信システム审中-公开
公开(公告)号：JP2017199965A
公开(公告)日：2017-11-02
申请号：JP2016087139
申请日：2016-04-25
申请人：住友電気工業株式会社
发明人：前畠貴
IPC分类号： H04B1/04 , H03M3/02
CPC分类号： H03M3/02 , H04B1/04
摘要：【課題】ΔΣ変調信号を伝送するための信号伝送路にアナログ信号を伝送させたときに、当該アナログ信号に対する量子化雑音の影響をより効果的に抑制することができる送信システムを提供する。【解決手段】送信信号に対してΔΣ変調されたΔΣ変調信号を受信する無線装置3と、前記ΔΣ変調信号を、信号ケーブル4を介して無線装置3へ送信する信号処理装置2と、を備えている。信号処理装置2は、前記送信信号にΔΣ変調を行って前記ΔΣ変調信号を出力するΔΣ変調器11を備えている。ΔΣ変調器11は、前記送信信号の周波数を含む第1周波数帯域の量子化雑音を阻止するとともに、前記第1周波数帯域と異なる周波数帯域である第2周波数帯域の量子化雑音を阻止する特性を有し、ΔΣ変調器11と信号ケーブル4との間に配置され、信号除去帯域が前記第2周波数帯域を含む第1バンドエリミネーションフィルタ12をさらに備えている。【選択図】図1

4. 发明专利

JPWO2015190216A1 デジタルフィルタ审中-公开
公开(公告)号：JPWO2015190216A1
公开(公告)日：2017-04-20
申请号：JP2016527704
申请日：2015-05-15
申请人：アズビル株式会社
发明人：徹矢梶田 , 徹矢梶田
IPC分类号： H03H17/00 , H03H17/02
CPC分类号： H03H17/025 , H03H17/0282 , H03H17/0286 , H03H17/0671 , H03M3/02 , H03M3/462
摘要：デジタルフィルタは、入力データのサンプリング周波数と同じサンプリング周波数fSのクロックで動作し、入力データを1サンプル毎に積算する積算計算部(10)と、サンプリング周波数fSのデータをサンプリング周波数fD=fS/Nで間引く周波数変換部(12)と、サンプリング周波数fDのクロックで動作し、入力データから1サンプル前のデータを減算する差分計算部(11)と、サンプリング周波数fDのクロックで動作し、入力データから複数サンプル前のデータを減算する50Hz除去用の差分計算部(20)と、サンプリング周波数fDのクロックで動作し、入力データから複数サンプル前のデータを減算する60Hz除去用の差分計算部(30)とを備える。

5. 发明专利

JPS59132227A Analog-digital converter 失效
标题翻译：模拟数字转换器
公开(公告)号：JPS59132227A
公开(公告)日：1984-07-30
申请号：JP638783
申请日：1983-01-18
申请人： Sony Corp
发明人： HACHIMORI TAKESHI
IPC分类号： G11C27/00 , H03M3/02
CPC分类号： H03M3/02
摘要： PURPOSE:To reduce the storage capacity of a memory by missing suitably bit information from a binary-coded digital signal in the state without losing the fidelity. CONSTITUTION:When an analog signal S is supplied to an input terminal 1, a binary-coded digital signal B is obtained by the processing of the delta modulation method using a prescribed clock pulse train is obtained, is stored in the memory 9 and decided under the prescribed relation. The binary-coded digital signal B to be stored is not stored at a period when a gate signal supplied to a storage inhibiting terminal of the memory 9 and an address designation inhibiting terminal is at ''1''. Further, in extracting the binary-coded digital signal B, the bit information in missing is reproduced from the (N-1)-bit information just before, thereby the fidelity is not lost.
摘要翻译：目的：通过在不损失保真度的情况下从二进制编码的数字信号中丢失适当的位信息来减少存储器的存储容量。构成：当向输入端子1提供模拟信号S时，通过使用规定的时钟脉冲序列的delta调制方法的处理获得二进制编码的数字信号B，被存储在存储器9中，规定的关系。在提供给存储器9的存储禁止端子和地址指定禁止端子的门信号为“1”的期间，不存储要存储的二进制编码数字信号B. 此外，在提取二进制编码数字信号B时，从刚才的第（N-1）位信息再现丢失的位信息，从而不失去保真度。

6. 发明专利

JPS5950613A Analog-digital converter 失效
标题翻译：模拟数字转换器
公开(公告)号：JPS5950613A
公开(公告)日：1984-03-23
申请号：JP16173382
申请日：1982-09-16
申请人： Matsushita Electric Ind Co Ltd
发明人： YAMATE KAZUNORI , SASAKI MIKIO , YAMAGUCHI NAMIO
IPC分类号： H03M3/02 , H03M7/00
CPC分类号： H03M3/02
摘要： PURPOSE:To simplify the constitution of an A/D converter, by dividing a sampling frequency of an output of a digital filter into 1/n and passing the output through the next digital filter so as to convert a signal modulated digitally into a PCM signal. CONSTITUTION:An input signal (a) is compared with a comparison signal at a comparator 8, a compared output 9 is sampled at a D FF11 with a DELTAM clock fsamp 10 to output a DELTAM signal 12. This signal 12 is applied to an RC filter 13 and the passing signal is applied to a digital filter 17 of the succeeding stage. The DELTAM signal in 1-bit is increased by 1-bit at the filter 17 and applied to a digital filter 22 as a digital pulse code modulation DPCM signal. The output bit is increased at the filter 22 and a PCM signal is outputted from a digital LPF28.
摘要翻译：目的：为了简化A / D转换器的结构，通过将数字滤波器的输出的采样频率除以1 / n，并将输出通过下一个数字滤波器，将数字调制的信号转换为PCM信号。构成：在比较器8将输入信号（a）与比较信号进行比较，比较的输出9在具有DELTAM时钟fsamp 10的D FF11处被采样以输出DELTAM信号12.该信号12被施加到RC 滤波器13和通过信号被施加到后级的数字滤波器17。 1位中的DELTAM信号在滤波器17处增加1位，并作为数字脉冲编码调制DPCM信号施加到数字滤波器22。输出位在滤波器22处增加，PCM信号从数字LPF28输出。

7. 发明专利

JPWO2016174805A1 無線アクセスシステム及びその制御方法审中-公开
公开(公告)号：JPWO2016174805A1
公开(公告)日：2018-02-15
申请号：JP2017515364
申请日：2016-03-07
申请人：日本電気株式会社
发明人：堀真一 , 山瀬知行
IPC分类号： H04L27/04 , H04B1/04
CPC分类号： H03M3/02 , H04B1/40 , H04L27/36
摘要：複雑化することなく高周波領域に対応可能なリモートユニットを備えた無線アクセスシステム及びその制御方法を提供する。本発明にかかる無線アクセスシステムは、センターユニット(1)と、センターユニット(1)で生成されたベースバンド信号を高周波信号に変換してアンテナ(12)から放射するリモートユニット(3)を備えている。センターユニット(1)は、生成したクロック信号に基づき、ベースバンド信号を1bit信号に変換して出力する1bit変調器(5)を有している。リモートユニット(3)は、センターユニット(1)から出力された1bit信号からクロック信号を抽出し、抽出したクロック信号を参照信号として用いてローカル信号を生成するローカル生成部(10)と、1bit信号から所望帯域成分を抽出するフィルタ(13)と、ローカル信号を用いてフィルタの出力信号を高周波信号に変換するアップコンバータ(14)を有している。

8. 发明专利

JP5945832B2 アナログ−デジタル変換回路及びその駆動方法有权
标题翻译：模拟 - 数字转换器和一个驱动方法
公开(公告)号：JP5945832B2
公开(公告)日：2016-07-05
申请号：JP2013547437
申请日：2013-02-21
申请人：パナソニックIPマネジメント株式会社
发明人：徳永祐介
IPC分类号： H03M3/02
CPC分类号： H03M3/32 , H03M3/02 , H03M3/39

9. 发明专利

JPWO2013136676A1 アナログ−デジタル変換回路及びその駆動方法有权
标题翻译：模拟 - 数字转换器和一个驱动方法
公开(公告)号：JPWO2013136676A1
公开(公告)日：2015-08-03
申请号：JP2013547437
申请日：2013-02-21
申请人：パナソニックIpマネジメント株式会社
发明人：徳永　祐介 , 祐介徳永
IPC分类号： H03M3/02
CPC分类号： H03M3/32 , H03M3/02 , H03M3/39
摘要： AD変換回路(10)は、ハイ期間及びロー期間の一方の期間であり、リセット解除後の1番目の期間である第1初期期間(T2)と、当該第1初期期間(T2)より後に位置し、かつ、当該第1初期期間(T2)より短いハイ期間又はロー期間である複数の通常期間(T3)とを含むクロック信号(211及び212)を生成するクロック生成回路(150)と、クロック信号(211及び212)を用いて動作するインクリメンタル型のAD変換器(100)とを備える。
摘要翻译： AD转换器（10）是高段和低周期的一个周期中，第一初始期间被复位释放（T2）之后的第一时间段，位于所述第一初始时段（T2）之后和，并且，与所述第一初始时段（T2）比所述高时段或多种常规的期间短是低时段（T3）和用于产生时钟信号（211和212），包括（150）的时钟发生电路，时钟包括信号（211和212）的增量型AD转换器（100）操作。

10. 发明专利

JP3714481B2 Homodyne receiver equilibrium companding delta conversion 失效
公开(公告)号：JP3714481B2
公开(公告)日：2005-11-09
申请号：JP52768996
申请日：1996-03-01
申请人：エリクソンインコーポレイテッド
发明人：ダブリュ．デント，ポール
IPC分类号： H03M3/02 , H04L27/22
CPC分类号： H03M3/02

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