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2. 发明专利

JP2017162850A 凹部の埋め込み方法および処理装置审中-公开
公开(公告)号：JP2017162850A
公开(公告)日：2017-09-14
申请号：JP2016043021
申请日：2016-03-07
申请人：東京エレクトロン株式会社
发明人：千葉洋一郎 , 鈴木大介 , 遠藤篤史
IPC分类号： C23C16/24 , C23C16/06 , C23C16/04 , H01L21/20 , H01L21/205
CPC分类号： H01L21/76879 , C23C16/0227 , C23C16/0272 , C23C16/045 , C23C16/06 , C23C16/24 , C23C16/4412 , C23C16/455 , C23C16/458 , C23C16/46 , H01L21/76843 , H01L21/76861 , H01L21/76876
摘要：【課題】絶縁膜に形成された凹部にゲルマニウム系膜を選択的に埋め込むことができる凹部の埋め込み方法およびそれに用いられる処理装置を提供する。【解決手段】被処理基板における凹部202を有する絶縁膜201の表面に、凹部202を完全に埋め込まない程度にシリコン膜203を成膜する工程と、シリコン膜203をエッチングして、凹部202内の底部のみにシリコン膜203を残存させる工程と、凹部202内の底部に残存するシリコン膜203上に選択的にゲルマニウム系膜204を成長させ、凹部202に選択的にゲルマニウム系膜204を埋め込む工程とを有する。【選択図】図2

4. 发明专利

JP5076452B2 A method of manufacturing a semiconductor device 有权
公开(公告)号：JP5076452B2
公开(公告)日：2012-11-21
申请号：JP2006307050
申请日：2006-11-13
申请人：富士通セミコンダクター株式会社
发明人：信幸大塚 , 紀嘉清水 , 嘉幸中尾
IPC分类号： H01L23/532 , H01L21/316 , H01L21/3205 , H01L21/336 , H01L21/768 , H01L29/78
CPC分类号： H01L21/76814 , H01L21/76831 , H01L21/76843 , H01L21/76861 , H01L21/76862 , H01L21/76864 , H01L21/76873 , H01L2221/1089

5. 发明专利

JP2010245494A Self-assembled monolayer film forming method, and copper wiring for use in semiconductor device and method of making the same 审中-公开
标题翻译：自组装单层膜形成方法和用于半导体器件的铜线及其制造方法
公开(公告)号：JP2010245494A
公开(公告)日：2010-10-28
申请号：JP2009154385
申请日：2009-06-29
申请人： Hanyang Univ Industry-Univ Cooperation Foundation , Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc. , 漢陽大学校産学協力団
发明人： YEOM SEUNG-JIN , KIM JAE HONG , KANG SUNG GOON , HAN WON KYU
IPC分类号： H01L21/288 , C23C18/18 , C23C18/38 , C25D7/12 , H01L21/3205 , H01L23/52
CPC分类号： H01L23/53238 , H01L21/288 , H01L21/76861 , H01L21/76873 , H01L21/76874 , H01L2924/0002 , H01L2924/12044 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a self-assembled monolayer film forming method that prevents the occurrence of voids or seams from being created, and to provide copper wiring for use in a semiconductor device and a method of making the same. SOLUTION: The method of forming the copper wiring of the semiconductor device includes the steps of forming an interlayer dielectric film on a semiconductor substrate having a metal line forming region; forming a self-assembled monolayer film on the interlayer dielectric film including a metal line forming region surface; adsorbing catalytic particles on a surface of the self-assembled monolayer; forming using an electroless plating process a copper seed layer on the self-assembled monolayer having the catalytic particles adsorbed thereto; and forming a copper film on the copper seed layer to fill in the metal line forming region. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种防止产生空隙或接缝的自组装单层膜形成方法，以及提供用于半导体器件的铜布线及其制造方法。解决方案：形成半导体器件的铜布线的方法包括在具有金属线形成区域的半导体衬底上形成层间绝缘膜的步骤; 在包括金属线形成区域表面的层间电介质膜上形成自组装单层膜; 将催化颗粒吸附在自组装单层的表面上; 使用化学镀方法在其上吸附催化剂颗粒的自组装单层上形成铜籽晶层; 并在铜籽晶层上形成铜膜以填充金属线形成区域。版权所有（C）2011，JPO＆INPIT

6. 发明专利

JP2010199349A Method for fabricating semiconductor device 审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：JP2010199349A
公开(公告)日：2010-09-09
申请号：JP2009043381
申请日：2009-02-26
申请人： Toshiba Corp , 株式会社東芝
发明人： WADA JUNICHI
IPC分类号： H01L21/285 , C23C16/14 , C23C16/50 , H01L21/28 , H01L21/3205 , H01L23/52
CPC分类号： H01L21/76876 , H01L21/28556 , H01L21/76814 , H01L21/76846 , H01L21/76861 , H01L21/76877 , H01L23/53266 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a method for fabricating a semiconductor device, by which a plug or wire of a W film having lower specific resistance than before is obtained. SOLUTION: The method for fabricating the semiconductor device includes processes of: forming a dielectric film above a substrate (S104); forming an opening in the dielectric film (S106); forming a ruthenium (Ru) film at least on a bottom surface of the opening (S112); and filling in the opening with a tungsten (W) film in which the Ru film is formed, according to a chemical vapor deposition (CVD) method by hydrogen (H2) reduction (S114). COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一种制造半导体器件的方法，通过该方法获得具有比以前更低的电阻率的W膜的插塞或线。解决方案：制造半导体器件的方法包括以下步骤：在衬底上形成电介质膜（S104）; 在所述电介质膜中形成开口（S106）; 至少在开口的底面上形成钌（Ru）膜（S112）; 根据通过氢（H2）还原的化学气相沉积（CVD）方法，用形成Ru膜的钨（W）膜填充开口（S114）。版权所有（C）2010，JPO＆INPIT

7. 发明专利

JP2008540819A Thin-film deposition method 有权
公开(公告)号：JP2008540819A
公开(公告)日：2008-11-20
申请号：JP2007556065
申请日：2005-12-14
申请人：アイピーエス・リミテッドIPS Ltd.
发明人：テウクソ , ヨンフンパク , キフンリ , サンキョリ
IPC分类号： C23C16/44 , C23C16/06 , C23C16/34 , H01L21/28 , H01L21/285
CPC分类号： H01L21/76843 , H01L21/28556 , H01L21/76861
摘要：本発明は、薄膜蒸着を一つのチャンバで連続的に遂行して、チャンバ内部には１ないし６個のウエハー（wafer）をローディング（Loading）して薄膜を蒸着する方法に関する。本発明による薄膜蒸着方法は、シャワーヘッド又はガス噴射手段と基板の間の工程間隔を調整可能な半導体薄膜蒸着チャンバ内で基板に薄膜を蒸着する方法において、（ａ）少なくとも一つの基板をチャンバの内部にローディングする段階、（ｂ）第１工程の間隔を維持する基板にＴｉ薄膜を蒸着する段階、（ｃ）前記Ｔｉ薄膜が蒸着された基板の工程間隔を調整するためにウエハーブロックを、第１工程間隔が第２工程間隔となるように移動させる段階、（ｄ）前記第２工程間隔に移動された基板にＴｉＮ薄膜を蒸着する段階、及び、（ｅ）前記Ｔｉ／ＴｉＮ薄膜が蒸着された基板をアンローディングする段階を含むことを特徴とする。本発明によれば、一つのチャンバで１ないし６個の基板にＴｉ／ＴｉＮ薄膜蒸着が連続進行可能になれば、通常このような場合４個のチャンバの中から１個だけＰＭ期間になるように調整することで、クラスタツールの可動率が大きく向上する。また、一つのチャンバでＴｉ／ＴｉＮを連続遂行するようになればＴｉチャンバからＴｉＮチャンバの方に基板を移す時間を節約できるので単位時間当り基板処理効率も非常に高くなる。
【選択図】図１

8. 发明专利

JP2008031541A Cvd film deposition process and cvd film deposition system 审中-公开
标题翻译： CVD薄膜沉积工艺和CVD薄膜沉积系统
公开(公告)号：JP2008031541A
公开(公告)日：2008-02-14
申请号：JP2006208726
申请日：2006-07-31
申请人： Tokyo Electron Ltd , 東京エレクトロン株式会社
发明人： MIYOSHI SHUSUKE
IPC分类号： C23C16/18 , H01L21/02 , H01L21/28 , H01L21/285
CPC分类号： C23C16/18 , C23C16/045 , H01L21/28556 , H01L21/76843 , H01L21/76861 , H01L21/76873
摘要： PROBLEM TO BE SOLVED: To provide a CVD (Chemical Vapor Deposition) film deposition process where a metal film can be deposited by CVD according to oxidation-reduction reaction with sufficient reducibility without passing through a complicated process.
SOLUTION: A wafer W is arranged on a susceptor 22 in a chamber 21, and the inside of the chamber 21 is continuously fed with a metal compound gas from a metal compound gas feed section 51 in a gas feed mechanism 50, and with a reducing organic compound gas from a reducing organic compound gas feed section 52 therein, so as to deposit a metal film on the surface of the wafer W.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种CVD（化学气相沉积）膜沉积工艺，其中通过CVD可以通过氧化还原反应以充分的还原性沉积金属膜而不经过复杂的工艺。解决方案：晶片W布置在腔室21中的基座22上，并且腔室21的内部在气体供给机构50中从金属化合物气体供给部分51连续地供给金属化合物气体，并且从还原有机化合物气体供给部分52中还原有机化合物气体，以便在晶片W的表面上沉积金属膜。版权所有（C）2008，JPO＆INPIT

9. 发明专利

JP2003533880A Manufacturing method for an integrated circuit 有权
公开(公告)号：JP2003533880A
公开(公告)日：2003-11-11
申请号：JP2001584473
申请日：2001-05-15
申请人：エイエスエムマイクロケミストリオーワイ
发明人：エレルス，カイ−エリク , ソイニネン，ペッカ，ユハ
IPC分类号： H01L21/285 , H01L21/3105 , H01L21/3205 , H01L21/768
CPC分类号： H01L21/76843 , H01L21/02068 , H01L21/28562 , H01L21/3105 , H01L21/321 , H01L21/76807 , H01L21/76814 , H01L21/76823 , H01L21/76831 , H01L21/76834 , H01L21/76838 , H01L21/76861 , H01L21/76862 , H01L21/76873 , H01L21/76883 , H01L21/76886 , H01L2224/32245 , H01L2224/45147 , H01L2224/48247 , H01L2924/00011 , H01L2924/12044 , H01L2924/00 , H01L2924/01005
摘要： This invention concerns a process for producing integrated circuits containing at least one layer of elemental metal which during the processing of the integrated circuit is at least partly in the form of metal oxide, and the use of an organic compound containing certain functional groups for the reduction of a metal oxide layer formed during the production of an integrated circuit. According to the present process the metal oxide layer is at least partly reduced to elemental metal with a reducing agent selected from organic compounds containing one or more of the following functional groups: alcohol (-OH), aldehyde (-CHO), and carboxylic acid (-COOH).

10. 发明专利

KR20210035353A KR20210035353A - Nucleation-free gap fill ald process 审中-公开
公开(公告)号：KR20210035353A
公开(公告)日：2021-03-31
申请号：KR1020217008999A
申请日：2017-11-29
申请人： 어플라이드 머티어리얼스, 인코포레이티드
发明人： 이홍 첸 , 켈빈 찬 , 신량 루 , 스리니바스 간디코타 , 용 우 , 서스미트 싱하 로이 , 치아 청 친
IPC分类号： H01L21/02 , H01L21/768
CPC分类号： H01L21/0228 , H01L21/76877 , C23C16/02 , C23C16/45553 , C23C16/4584 , H01L21/02205 , H01L21/28562 , H01L21/28568 , H01L21/68764 , H01L21/68771 , H01L21/76837 , H01L21/76861 , H01L23/53266 , H01L21/76843
摘要： 프로세싱 방법들은, 적어도 하나의 피처를 상부에 갖는 기판 표면을 금속 전구체, 및 수소를 포함하는 환원제에 순차적으로 노출시킴으로써, 텅스텐 또는 몰리브덴을 포함하는 갭 충전 층을 형성하여, 피처에 갭 충전 층을 형성하는 단계를 포함하며, 여기서, 기판 표면과 갭 충전 층 사이에 핵형성 층이 존재하지 않는다.

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