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1. 发明专利

JP4638253B2 Multiplier encoder using Booth algorithm 有权
公开(公告)号：JP4638253B2
公开(公告)日：2011-02-23
申请号：JP2005036845
申请日：2005-02-14
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：榮 ▲チュル▼ 李
IPC分类号： G06F7/523 , G06F7/53 , G06F7/52 , G06F7/533
CPC分类号： G06F7/5336

2. 发明专利

JP4870932B2 Dilated Montgomery modular multiplier to support multiple precision 有权
公开(公告)号：JP4870932B2
公开(公告)日：2012-02-08
申请号：JP2005056659
申请日：2005-03-01
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： ▲ヒー▼寛孫
IPC分类号： G06F7/72 , G09C1/00 , G06F7/38 , G06F7/44 , G06F7/52 , G06F7/533 , G06F15/00
CPC分类号： G06F7/728 , G06F7/5336

3. 发明专利

JP2004227248A Arithmetic unit and arithmetic method 有权
标题翻译：算术单元和算术方法
公开(公告)号：JP2004227248A
公开(公告)日：2004-08-12
申请号：JP2003013780
申请日：2003-01-22
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： SUZUKI DAISUKE
IPC分类号： G06F7/72 , G06F7/533 , G09C1/00
CPC分类号： G06F7/728 , G06F7/5336
摘要： PROBLEM TO BE SOLVED: To quickly execute a remainder arithmetic operation and a multiplication remainder arithmetic operation or the like.
SOLUTION: An arithmetic unit 1 performs a sum of products arithmetic operation by a Montgomery method. A booth encoding part 20 divides a multiplier Y constituted of a plurality of bits by every two bits, and booth-encodes any value of 0, 1, 2, and 3 of the divided 2 bits into any of -2, -1, 0, 1 and 2. A partial product generating part 400 multiplies the booth-encoded multiplier Y and a multiplicand X to generate a plurality of partial product columns having the value of any of -2X, -X, 0, X and 2X. A partial product adding part 450 operates the padding of the code bits of the plurality of partial product columns to line up the bit positions of the code bits, and sets predetermined constant bits according to predetermined conditions to extend codes, and preliminarily calculates a constant value, and adds the constant value to the addition result of the addition of the plurality of partial product columns, and outputs it as the multiplication result of the multiplier Y and the multiplicand X.
COPYRIGHT: (C)2004,JPO&NCIPI
摘要翻译：要解决的问题：快速执行余数算术运算和乘余数算术运算等。解决方案：算术单元1通过Montgomery方法执行乘积算术运算的和。展位编码部分20将由多个比特构成的乘法器Y除以每两比特，并将分割后的2比特的0,1,2和3的任何值进行展位编码为-2，-1,0 部分乘积生成部400将展位编码乘法器Y和被乘数X相乘，以生成具有-2X，-X，0，X和2X中任一个的值的多个部分乘积列。部分积添加部分450操作多个部分乘积列的码位的填充以对齐码位的位位置，并根据预定条件设置预定的常数位以扩展代码，并且预先计算常数值，并将常数值与添加多个部分积列的相加结果相加，并将其作为乘法器Y和被乘数X的相乘结果输出。（C）2004，JPO＆NCIPI

4. 发明专利

JP2015170359A 浮動小数点オペランドを乗算するためのデータ処理装置及び方法审中-公开
标题翻译：数据处理装置和浮动点操作的方法
公开(公告)号：JP2015170359A
公开(公告)日：2015-09-28
申请号：JP2015032244
申请日：2015-02-20
申请人：エイアールエムリミテッド
发明人：デイヴィッドレイモンドルッツ , ニールバージェス
IPC分类号： G06F7/76 , G06F7/487
CPC分类号： G06F7/4876 , G06F5/012 , G06F7/49952 , G06F7/5336 , G06F2207/483 , G06F7/49957
摘要：【課題】結果が非正規である状況で結果を正確に丸めながら、浮動小数点数を乗算するための特に効率的な機構を提供すること。【解決手段】それぞれが仮数と指数とを含む第1及び第2の正規化された浮動小数点オペランドを乗算し、結果を生成するためのデータ処理装置及び方法が提供される。指数決定回路が、結果の正規化バージョンに対する結果指数を計算するのに用いられ、次いで、丸め値生成回路が、丸め定数を第1の方向に結果指数に依存するシフト量だけシフトさせることによって、丸め値を生成する。部分積生成回路が、第1及び第2の正規化された浮動小数点オペランドの仮数を乗算して第1及び第2の部分積を生成し、次に、正規化された結果仮数を生成するために、第1及び第2の部分積が丸め値と加算される。その後で、丸められた結果仮数を生成するために、正規化された結果仮数が、第1の方向とは逆の第2の方向にシフト量だけシフトされる。【選択図】図2
摘要翻译：要解决的问题：提供一种用于乘以浮点数的特别有效的机制，同时在结果非常正常的情况下正确舍入结果。解决方案：提供一种数据处理设备和方法，用于将第一和第二标准化浮点运算以生成结果，其中每个包括有效数和指数。指数确定电路用于计算结果的归一化版本的结果指数，并且舍入值生成电路然后通过根据结果指数将第一方向上的舍入常数移位移位量来生成舍入值。部分乘积生成电路将第一和第二标准化浮点操作数的有效值相乘以产生第一和第二部分乘积，并且为了生成归一化结果有效位数，则将第一和第二部分乘积与舍入值此后，为了生成舍入结果有效数，归一化结果有效位置在与第一方向相反的第二方向上移位移位量。

5. 发明专利

JP4180024B2 Modular-multiplication computing unit and the information processing apparatus 有权
公开(公告)号：JP4180024B2
公开(公告)日：2008-11-12
申请号：JP2004203436
申请日：2004-07-09
申请人： Necエレクトロニクス株式会社 , 学校法人早稲田大学
发明人：亨久門 , 敏後藤 , 邦彦東 , 剛池永
IPC分类号： G09C1/00 , G06F7/533 , G06F7/72
CPC分类号： G06F7/728 , G06F7/5336

6. 发明专利

JP2005228349A Encoder of multiplier using booth algorithm 有权
标题翻译：使用引导算法的乘法器编码器
公开(公告)号：JP2005228349A
公开(公告)日：2005-08-25
申请号：JP2005036845
申请日：2005-02-14
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： RHEE YOUNG-CHUL
IPC分类号： G06F7/53 , G06F7/52 , G06F7/523 , G06F7/533
CPC分类号： G06F7/5336
摘要： PROBLEM TO BE SOLVED: To provide an encoder of a multiplier using a Booth algorithm. SOLUTION: The encoder of the multiplier for multiplying a plural bits of multiplier data with a plural bits of multiplicand data is provided with an operator generating part and a partial-product data generating part. The operator generating part encodes the multiplier data to output a plurality of operators. The partial-product data generating part receives the multiplicand data and outputs the plural bits of partial-product data in response to 1 bit data among the multiplier data and the plurality of operators. The operator generating part is provided with a plurality of encoding cells and the respective encoding cells encode adjacent 2 bit data among the plural bits of multiplication data to output the plurality of operators. Thus, operating speed of the encoder can be increased by generating an operator for selecting codes prior to other operators. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：使用布斯算法提供乘法器的编码器。解决方案：乘法器的编码器具有乘法器产生部分和部分乘积数据生成部分，用于将多位乘法器数据与多位被乘数数据相乘。操作者生成部分对乘法器数据进行编码以输出多个操作符。部分产品数据生成部分接收被乘数数据，并且响应于乘法器数据和多个运算符中的1位数据输出多位的部分乘积数据。操作者生成部分设置有多个编码单元，并且各个编码单元在乘法数据的多个比特之中编码相邻的2比特数据，以输出多个运算符。因此，可以通过生成用于在其他操作者之前选择代码的操作者来增加编码器的操作速度。版权所有（C）2005，JPO＆NCIPI

7. 发明专利

JP6360450B2 浮動小数点オペランドを乗算するためのデータ処理装置及び方法审中-公开
公开(公告)号：JP6360450B2
公开(公告)日：2018-07-18
申请号：JP2015032244
申请日：2015-02-20
申请人：エイアールエムリミテッド
发明人：デイヴィッドレイモンドルッツ , ニールバージェス
IPC分类号： G06F7/499 , G06F7/76 , G06F7/487
CPC分类号： G06F7/4876 , G06F5/012 , G06F7/49952 , G06F7/49957 , G06F7/5336 , G06F2207/483

8. 发明专利

JP4177125B2 Calculation method of computing device and the computing device 有权
公开(公告)号：JP4177125B2
公开(公告)日：2008-11-05
申请号：JP2003013780
申请日：2003-01-22
申请人：三菱電機株式会社
发明人：大輔鈴木
IPC分类号： G06F7/72 , G06F7/533 , G09C1/00
CPC分类号： G06F7/728 , G06F7/5336

9. 发明专利

JP2006023648A Multiplication residues calculating device and information processing device 有权
标题翻译：多功能存储器计算装置和信息处理装置
公开(公告)号：JP2006023648A
公开(公告)日：2006-01-26
申请号：JP2004203436
申请日：2004-07-09
申请人： Nec Micro Systems Ltd , Necマイクロシステム株式会社 , Univ Waseda , 学校法人早稲田大学
发明人： AZUMA KUNIHIKO , KUMON TORU , GOTO SATOSHI , IKENAGA TAKESHI
IPC分类号： G09C1/00 , G06F7/533
CPC分类号： G06F7/728 , G06F7/5336
摘要： PROBLEM TO BE SOLVED: To provide a multiplication residues calculating device and an information processing device capable of shortening the operation time without increasing the circuit scale. SOLUTION: This is a multiplication residues calculating device for the expression of S=S+A×B+u×N. It has a logic circuit to convert the values of the pluralities of multipliers B, N supplied in the unit of the number q of bits by the Booth method, and to select to output the integral multiple value of the multiplicand A corresponding to the converted B, and also to select to output the integral multiple value of the multiplicand u corresponding to the converted N; a carrying storage adder to calculate A×B+u×N by using the values the logic circuit outputs sequentially; and an adder to add the calculated results of A×B+u×N output by the count q of bits from the carrying storage adder and the past calculated results output in the unit of the number q of bits in order to output the added results as the result S of the multiplication residues calculation. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种乘法残差计算装置和能够缩短操作时间而不增加电路规模的信息处理装置。
解决方案：这是用于表达S = S + A×B + u×N的乘法残差计算装置。它具有逻辑电路，用Booth方式转换以位数q为单位提供的多个乘法器B，N的值，并选择输出与转换后的B对应的被乘数A的积分倍数并且还选择输出对应于转换后的N的被乘数u的积分多值; 一个承载存储加法器，通过使用逻辑电路依次输出的值来计算A×B + u×N; 以及加法器，用于将来自携带存储器加法器的输出的A×B + u×N的计算结果与来自运算存储加法器的位数的计算结果相加，并且以比特数q为单位输出过去的计算结果，以输出相加结果作为乘法残差计算的结果。版权所有（C）2006，JPO＆NCIPI

10. 发明专利

JP2005250481A Extended montgomery modular multiplier supporting multiple precision 有权
标题翻译：扩展的模块化模块化多用户支持多种精度
公开(公告)号：JP2005250481A
公开(公告)日：2005-09-15
申请号：JP2005056659
申请日：2005-03-01
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： SON HEE-KWAN
IPC分类号： G06F7/72 , G06F7/38 , G06F7/44 , G06F7/52 , G06F7/533 , G06F15/00 , G09C1/00
CPC分类号： G06F7/728 , G06F7/5336
摘要： PROBLEM TO BE SOLVED: To provide an extended Montgomery modular multiplier supporting multiple precision. SOLUTION: The multiplier includes a modulus product generator selecting one of n-bit modulus numbers -M, 0, M, 2M and a previous row result SI as a modulus product, a partial product generator selecting a multiplicand number from one of -2A, -A, 0, +A and +2A multiplicand numbers as a partial product, and an accumulator to stack the selected modulus product and the partial product. COPYRIGHT: (C)2005,JPO&NCIPI

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