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1. 发明专利

JP6351033B2 浮動小数点演算装置、プログラム、及び演算装置有权
公开(公告)号：JP6351033B2
公开(公告)日：2018-07-04
申请号：JP2014119865
申请日：2014-06-10
申请人：本田技研工業株式会社 , 日本ユニシス株式会社
发明人：北村史郎 , 奥村知之 , 南條浩史
IPC分类号： G06F7/50 , G06F7/499
CPC分类号： G06F7/485 , G06F7/5095

2. 发明专利

JP2005011272A Operational circuit 审中-公开
标题翻译：操作电路
公开(公告)号：JP2005011272A
公开(公告)日：2005-01-13
申请号：JP2003177409
申请日：2003-06-23
申请人： Oki Electric Ind Co Ltd , 沖電気工業株式会社
发明人： NATSUME KENICHI
IPC分类号： G06F7/505 , G06F7/50 , G06F7/509
CPC分类号： G06F7/5095
摘要： PROBLEM TO BE SOLVED: To provide an arithmetic circuit wherein the delay from input of a calculated data to output of a calculation result can be reduced as much as possible.
SOLUTION: This arithmetic circuit is provided with a first selector 11 wherein one input data DA and a fixed data "0" are inputted and the data is selected and outputted by a control signal ENB, a second selector 10 wherein the other input data DB and an output data of a register are inputted and the data is selected and outputted by the control signal ENB, an adder 12 inputting the output SA of the first selector 11 and the output SB of the second selector 10 to calculate SA+SB and a register 13 inputting the output SO of the adder 12 and holds the output synchronized with a clock signal.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种算术电路，其中可以尽可能地减少从计算数据的输入到计算结果的输出的延迟。解决方案：该算术电路设置有第一选择器11，其中输入一个输入数据DA和固定数据“0”，并且数据由控制信号ENB，第二选择器10选择和输出，其中另一个输入数据DB和寄存器的输出数据被输入，数据由控制信号ENB选择和输出，加法器12输入第一选择器11的输出SA和第二选择器10的输出SB，以计算SA + SB 以及寄存器13，其输入加法器12的输出SO，并保持与时钟信号同步的输出。版权所有（C）2005，JPO＆NCIPI

3. 发明专利

JP2010501938A Multi-stage floating-point accumulator 有权
公开(公告)号：JP2010501938A
公开(公告)日：2010-01-21
申请号：JP2009525707
申请日：2007-08-17
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：ジャオ、グオファン , ドゥ、ユン , ユ、チュン
IPC分类号： G06F7/485
CPC分类号： G06F7/5095 , G06F5/012 , G06F7/485 , G06F7/49936 , G06F2207/3884
摘要：マルチステージ浮動小数点アキュームレータは、少なくとも２つのステージを有し、より速い速度で動作することができる。ある設計では、浮動小数点アキュームレータは、第１及び第２のステージを有する。第１のステージは、３つのオペランドアライメントユニット、２つの乗算器及び３つのラッチを有する。３つのオペランドアライメントユニットは、現在の浮動小数点値、以前の浮動小数点値及び以前の累積値で動作する。第１の乗算器は、ゼロ或いは以前の浮動小数点値を第２のオペランドアライメントユニットに供給する。第２の乗算器は、ゼロ或いは以前の以前の累積値を第３のオペランドアライメントユニットに供給する。３つのラッチは３つのオペランドアライメントユニットに接続している。第２のステージは、３つのオペランドアライメントユニット、ラッチ及びポストアライメントユニットによって生成されたオペランドを加算する３−オペランド加算器を有する。

4. 发明专利

JPWO2004104819A1 並列処理装置及び並列処理方法有权
公开(公告)号：JPWO2004104819A1
公开(公告)日：2006-07-20
申请号：JP2004567189
申请日：2004-02-13
申请人：日本電信電話株式会社
发明人：島村　俊重 , 俊重島村 , 森村　浩季 , 浩季森村 , 孝治藤井 , 孝治藤井 , 重松　智志 , 智志重松 , 町田　克之 , 克之町田
IPC分类号： G06F7/505 , G06F7/00 , G06F7/509 , G06F7/60 , G06F15/80 , G06K9/00 , G06K9/60 , G06K9/64 , G11C8/02
CPC分类号： G06K9/00006 , G06F7/5095 , G06F7/607 , G06K9/00986 , G06K9/6202 , G06K9/78 , G06K9/80
摘要：行範囲設定部(172)に設定されている行に対応し、行デコード回路(171)よりセレクト信号が出力されていずれかのセレクト信号線(103)を選択し、この行の処理回路(102)の処理結果をデータ出力線(104)に出力させ、列範囲選択部(105)に設定されている列のデータ出力線(104)に出力された処理結果を行加算器(106)で加算する。

6. 发明专利

JP3912958B2 Data processing method in a data-driven processing device and the data-driven processor 有权
公开(公告)号：JP3912958B2
公开(公告)日：2007-05-09
申请号：JP2000178733
申请日：2000-06-14
申请人：シャープ株式会社
发明人：晋吾紙谷
IPC分类号： G06F7/00 , G06F15/82 , G06F7/50 , G06F7/506 , G06F7/544 , G06F9/302
CPC分类号： G06F7/506 , G06F7/5095 , G06F7/5443 , G06F9/30014
摘要： When a prescribed operation is performed on 1024-bit multiple-precision data in a data-driven processor, the multiple-precision data is treated as a plurality of single-precision data obtained by dividing the multiple-precision data by every 32 bits in accordance with the memory word length of an accumulation memory, and a group of 32 memory words each having 32 bits of the accumulation memory is treated as the multiple-precision data. Accordingly, in the data-driven processor, a usual memory region can serve as an accumulator for multiple-precision data without having to provide any accumulator dedicated to multiple-precision data in the data-driven processor. In addition, since the multiple-precision data is divided into independent single-precision data each having 32 bits, operations for all data can be performed concurrently. Thus, a parallel processing capability of the data-driven processor can be maximized.

7. 发明专利

JP3788804B2 Parallel processing apparatus and parallel processing method 有权
公开(公告)号：JP3788804B2
公开(公告)日：2006-06-21
申请号：JP2004567189
申请日：2004-02-13
申请人：日本電信電話株式会社
发明人：俊重島村 , 浩季森村 , 克之町田 , 孝治藤井 , 智志重松
IPC分类号： G06F7/00 , G06F7/509 , G06F7/60 , G06F15/80 , G06K9/00 , G06K9/60 , G06K9/64 , G11C8/02
CPC分类号： G06K9/00006 , G06F7/5095 , G06F7/607 , G06K9/00986 , G06K9/6202 , G06K9/78 , G06K9/80

8. 发明专利

JP3595449B2 The cumulative addition circuit 失效
公开(公告)号：JP3595449B2
公开(公告)日：2004-12-02
申请号：JP15617398
申请日：1998-06-04
申请人： Necエレクトロニクス株式会社
发明人：直樹林
IPC分类号： G06F7/504 , G06F7/00 , G06F7/50 , G06F7/509
CPC分类号： G06F7/5095 , G06F7/49936

9. 发明专利

JP3497852B1 Calculation methods and calculation circuit 有权
公开(公告)号：JP3497852B1
公开(公告)日：2004-02-16
申请号：JP2002166018
申请日：2002-06-06
申请人：沖電気工業株式会社
发明人：輝昭上原 , 圭太郎石田
IPC分类号： G06F7/00 , G06F7/38 , G06F7/499 , G06F7/50 , G06F7/509 , G06F7/60
CPC分类号： G06F7/5095 , G06F7/4991 , G06F7/607
摘要：【要約】【課題】プロセッサ上のレジスタのダイナミックレンジを拡大する演算方法および演算回路を提供する。【解決手段】演算方法において、演算器４とアキュムレータ１とによりプロセッサの演算を実行する手順と、
制御回路により演算器４のキャリー信号と演算器４へのデータバス２からの入力データの符号信号に規則的に応じてアップダウンカウンタ５の内容をアキュムレータ１
の内容と組み合わせて正しい値になるように制御する制御信号をアップダウンカウンタ５に出力する手順と、アキュムレータ１によりアキュムレータ１の値をデータバス２と演算器４に出力する手順と、アップダウンカウンタ５によりアキュムレータ１の許容範囲を超えた正しい値の上位部分の値を有するアップダウンカウンタ５の値をデータバス２に出力する手順と、からなる。

10. 发明专利

JPS61114336A Carry preserving adder 失效
标题翻译：携带保存添加
公开(公告)号：JPS61114336A
公开(公告)日：1986-06-02
申请号：JP23463284
申请日：1984-11-07
申请人： Toshiba Corp , Toshiba Micro Comput Eng Corp
发明人： SAKAGAMI KENJI
IPC分类号： G06F7/505 , G06F7/50 , G06F7/508 , G06F7/509
CPC分类号： G06F7/5095
摘要： PURPOSE:To attain the processing at a high speed with a carry preserving adder by constituting a unit circuit equivalent to a digit with an addition means, a data memory means, a data detection memory means, etc. CONSTITUTION:Both the addition data and the carry data stored in an arithmetic processing part consisting of a unit circuit 22 equivalent to four digits are given to an external addition part 21 and added together. Thus the final addition data f0-f6 including the carry data C are delivered. The circuit 22 consists of half-adders 31 and 32, accumulators 33 and 34 containing a flip-flop respectively, carry registers 35-38, an OR gate 39 and an AND gate 40. While the part 21 includes eight full adders 51-58 and four half adders 61-64.
摘要翻译：目的：通过构成与加法装置等同于数字的单位电路，通过进位保存加法器高速地进行处理，数据存储装置，数据检测存储装置等。构成：添加数据和存储在由等效于四位数的单元电路22组成的算术处理部分中的数据传送给外部附加部分21并相加在一起。因此，传递包括进位数据C的最终加法数据f0-f6。电路22由半加法器31和32组成，分别包含触发器的累加器33和34，进位寄存器35-38，“或”门39和“与”门40.虽然部分21包括八个全加器51-58 和四个半加法器61-64。

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