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1. 发明专利

JP2017033409A イベント計数装置、およびイベント計数方法审中-公开
标题翻译：事件计数装置，和事件计数法
公开(公告)号：JP2017033409A
公开(公告)日：2017-02-09
申请号：JP2015154493
申请日：2015-08-04
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： G06F17/30
摘要：【課題】イベントの発生回数を高速に計数すること。【解決手段】第1記憶部111は、観測対象の回路121に含まれる各信号線を流れる各信号値を組み合わせた値の各々に応じた組み合わせた値の発生回数を記憶する。第2記憶部112は、組み合わせた値の全部または一部に対応する各ノードの各々の値に、値に対応する組み合わせた値に応じた発生回数を記憶する第1記憶部111のアドレスを関連付ける2分探索木の構造のデータを記憶する。探索部102は、受け付け部101によって受け付けられた組み合わせた値に対応するノードの探索中に、新たな組み合わせた値が受け付けられると、ノードの探索を中断し、中断時において検出したノードの値に関連付けられたアドレスを出力し、2分探索木から新たに受け付けられた組み合わせた値に対応するノードを探索する。更新部103は、出力されたアドレスが示す領域に記憶された発生回数を更新する。【選択図】図1
摘要翻译：本发明的目的是在高速计数事件的出现的次数。要观察的第一存储单元111存储包括在电路121对应于该组合流过信号线的信号值中的每个值组合值的出现次数。第二存储单元112，每一个对应于该组合值的全部或部分的节点中的值，第一存储单元111的地址，用于存储对应于该值的号码对应于该组合值的出现相关联并且其存储二进制搜索树的结构的数据。搜索单元102，在对应于由接收器101接收的组合的值的节点的搜索，将合并的新值被接受，中断搜索的节点的，即在悬浮液的时间检测到的节点的值输出相关联的地址，搜索对应于从二进制搜索树新接受的组合值的节点。更新单元103更新存储在由输出地址指示的区域中的出现计数。点域1

2. 发明专利

JP2016212574A デバッグ回路、半導体装置及びデバッグ方法有权
标题翻译：调试电路，半导体装置和调试方法
公开(公告)号：JP2016212574A
公开(公告)日：2016-12-15
申请号：JP2015094556
申请日：2015-05-07
申请人：富士通株式会社
发明人：一場利幸 , 富田憲範 , 田宮豊
IPC分类号： G01R31/28 , G06F11/22
CPC分类号： G01R31/31705 , G01R31/3177
摘要：【課題】デバッグの作業効率を上げる。【解決手段】記憶部2aは、デバッグ対象回路3の信号シーケンスに応じて値が変わる符号化方式で算出され、検出対象シーケンスSを分割した先頭のシーケンスSaの符号値Aaと、シーケンスSb1,Sb2の指定値部分の符号値Ab1,Ab2と、ドントケア部分の長さL2を記憶する。符号値算出部2bは信号シーケンスの符号値を算出し、第1シーケンス検出部2dは、その符号値とシーケンスSaの長さ分前の符号値との差分と、符号値Ab1との比較結果からシーケンスSaを検出する。期待値算出部2eは、シーケンスSa,Sb1検出時の符号値と符号値Ab1,Ab2とからシーケンスSb1,Sb2の指定値部分の終了時の符号値の期待値を算出する。判定部2fは、符号値と期待値との一致時、長さL2に基づきシーケンスSb1,Sb2の終了を検出し、全シーケンスSb1,Sb2の終了検出時、検出信号を出力する。【選択図】図1
摘要翻译：本发明改进的调试的工作效率。存储单元2a由编码方案值的变化响应于所述调试目标电路3的信号序列计算出的，并通过将检测对象序列S，序列SB1，SB2获得的序列Sa的开头的码值了Aa 的Ab1的指定值部分的符号值，和Ab2，并存储不关心部分的长度L2。码值计算单元2b计算信号序列的符号值，第一序列检测部2d中，代码值和序列Sa的代码值前的长度分钟之间的差，该代码值的Ab1之间的比较结果以检测序列萨预期值计算单元2e计算序列Sa的预期值，Sb1中检测当代码值和代码从序列Sb1中值AB1，AB2县，在SB2的指定值部分的码值的结束。判断单元2f中，代码值与预期值的匹配时，在检测序列SB1，SB2的基础上的长度L2，所述结束检测所有序列SB1，SB2的末端，并输出检测信号。点域1

3. 发明专利

JP6617466B2 イベント計数装置、およびイベント計数方法有权
公开(公告)号：JP6617466B2
公开(公告)日：2019-12-11
申请号：JP2015154493
申请日：2015-08-04
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： G06F16/906 , G06F17/50

4. 发明专利

JP6458626B2 デバッグ回路、半導体装置及びデバッグ方法有权
公开(公告)号：JP6458626B2
公开(公告)日：2019-01-30
申请号：JP2015094556
申请日：2015-05-07
申请人：富士通株式会社
发明人：一場利幸 , 富田憲範 , 田宮豊
IPC分类号： G06F11/273 , G01R31/28 , G06F11/22

5. 发明专利

JP6761182B2 情報処理装置、情報処理方法及びプログラム有权
公开(公告)号：JP6761182B2
公开(公告)日：2020-09-23
申请号：JP2017048999
申请日：2017-03-14
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： G06F30/32

6. 发明专利

JP6164359B2 設計支援方法、設計支援プログラム、および設計支援装置有权
公开(公告)号：JP6164359B2
公开(公告)日：2017-07-19
申请号：JP2016507155
申请日：2014-03-11
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： H04L1/00 , H03M13/37
CPC分类号： G06F17/5045 , G06F11/1068 , G11C29/52 , H03M13/37 , H04L1/0057

7. 发明专利

JP5949370B2 制御装置、処理システム、制御プログラム、及び制御方法有权
标题翻译：控制器，处理系统，一个控制程序以及控制方法
公开(公告)号：JP5949370B2
公开(公告)日：2016-07-06
申请号：JP2012205181
申请日：2012-09-19
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： G06F9/46 , G06F9/50

8. 发明专利

JP2020194273A 最適化装置、最適化方法及び最適化プログラム审中-公开
公开(公告)号：JP2020194273A
公开(公告)日：2020-12-03
申请号：JP2019098606
申请日：2019-05-27
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： G06Q10/08 , G06Q10/04
摘要：【課題】組合せ最適化問題の解の精度を向上する。【解決手段】探索部12が、組合せ最適化問題を変換したイジングモデルについての基底状態の探索を行うことで、組合せ最適化問題の仮最適解を算出し、実行部13が、仮最適解を用いたシミュレーションを実行し、シミュレーション結果の評価基準を示す評価基準値に基づいてシミュレーション結果を評価し、シミュレーション結果が評価基準を満たす場合、仮最適解を最適解として出力し、更新部14が、シミュレーション結果が評価基準を満たさない場合、イジングモデルにシミュレーション結果に基づいた第1の制約項を追加した更新イジングモデルを生成し、更新イジングモデルについての基底状態の探索を探索部12に実行させる。【選択図】図1

9. 发明专利

JP6687837B2 データ記録装置及びデータ記録方法有权
公开(公告)号：JP6687837B2
公开(公告)日：2020-04-28
申请号：JP2016048501
申请日：2016-03-11
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： G06F11/34 , G06F12/04

10. 发明专利

JP2019067227A 情報処理装置、情報処理方法及びプログラム审中-公开
公开(公告)号：JP2019067227A
公开(公告)日：2019-04-25
申请号：JP2017193294
申请日：2017-10-03
申请人：富士通株式会社
发明人：富田憲範
IPC分类号： G06F8/00 , G06F8/40
摘要：【課題】ハードウェアアーキテクチャを意識したハードウェア動作記述の作成を支援することができる情報処理装置を提供することを課題とする。【解決手段】情報処理装置は、プログラムを解析することにより、前記プログラム内のメモリアクセス命令が記憶されているメモリのアドレスと、前記メモリアクセス命令によりアクセスされるメモリのアドレスを取得し、前記メモリアクセス命令が記憶されているメモリのアドレスと、前記メモリアクセス命令によりアクセスされるメモリのアドレスとの対応を示す情報を生成する取得部(202)を有する。【選択図】図2

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