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51. 发明专利

JP2005311194A Mfs field effect transistor and manufacturing method therefor, ferroelectric memory, and semiconductor device 有权
标题翻译： MFS场效应晶体管及其制造方法，电磁存储器和半导体器件
公开(公告)号：JP2005311194A
公开(公告)日：2005-11-04
申请号：JP2004128692
申请日：2004-04-23
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KIJIMA TAKESHI , HAMADA YASUAKI
IPC分类号： H01L41/09 , H01L21/28 , H01L21/316 , H01L21/336 , H01L21/8246 , H01L21/8247 , H01L27/105 , H01L29/49 , H01L29/51 , H01L29/745 , H01L29/76 , H01L29/78 , H01L29/788 , H01L29/792 , H01L29/94 , H01L31/062 , H01L31/113 , H01L31/119 , H01L41/187 , H01L41/318 , H01L41/39 , H01L41/24
CPC分类号： H01L21/28291 , H01L21/28167 , H01L29/495 , H01L29/516 , H01L29/78391
摘要： PROBLEM TO BE SOLVED: To provide an MFS field-effect transistor, having a ferroelectric layer hardly causing holding loss due to leakage current or depolarization. SOLUTION: The MFS type field effect transistor 100 includes a semiconductor layer 10, a PZT-based ferroelectric layer 15 formed on the semiconductor layer 10, a gate electrode 16 formed on the PZT-based ferroelectric layer 15, and impurity layers 14, which are formed on the semiconductor layer 10 and constitutes a source or drain. The PZT-based ferroelectric layer 15 has 2.5 to 40 mol% of Ti composition substituted to Nb. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种具有铁电层的MFS场效应晶体管，几乎不会由于漏电流或去极化而引起保持损耗。解决方案：MFS型场效应晶体管100包括半导体层10，形成在半导体层10上的基于PZT的强电介质层15，形成在PZT型铁电体层15上的栅电极16和杂质层14 ，其形成在半导体层10上并构成源极或漏极。基于PZT的铁电体层15具有取代为Nb的Ti成分的2.5〜40摩尔％。版权所有（C）2006，JPO＆NCIPI

52. 发明专利

JP2005217309A Semiconductor device and method for manufacturing the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2005217309A
公开(公告)日：2005-08-11
申请号：JP2004024301
申请日：2004-01-30
申请人： Toshiba Corp , 株式会社東芝
发明人： AKASAKA YASUSHI
IPC分类号： H01L21/28 , H01L21/336 , H01L21/8238 , H01L27/092 , H01L29/423 , H01L29/45 , H01L29/49 , H01L29/51 , H01L29/78
CPC分类号： H01L21/823842 , H01L21/28088 , H01L21/28202 , H01L29/495 , H01L29/518 , H01L29/66545 , H01L29/7833
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device which can suppress a deviation in threshold voltage Vth between n-and p-type MIS FET's, and also to provide a method for manufacturing the semiconductor device.
SOLUTION: The semiconductor device comprises first and second semiconductor elements. The first semiconductor element has a first gate insulating film provided on a p-type channel region, and a first gate electrode provided on the first gate insulating film and containing first metal element and nitrogen. The second semiconductor element has a second gate insulating film provided on an n-type channel region, and a second gate electrode provided on the second gate insulating film and containing a second metal element and nitrogen. The nitrogen content of the first gate electrode is larger than that of the second gate electrode.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种能够抑制n型和p型MIS FET之间的阈值电压Vth的偏差的半导体器件，并且还提供一种半导体器件的制造方法。解决方案：半导体器件包括第一和第二半导体元件。第一半导体元件具有设置在p型沟道区上的第一栅极绝缘膜和设置在第一栅极绝缘膜上并包含第一金属元素和氮的第一栅电极。第二半导体元件具有设置在n型沟道区上的第二栅极绝缘膜和设置在第二栅极绝缘膜上并包含第二金属元素和氮的第二栅电极。第一栅电极的氮含量大于第二栅电极的氮含量。版权所有（C）2005，JPO＆NCIPI

53. 发明专利

JP2005510882A pFET metal gate electrode and a manufacturing method that conforms to the high-temperature process 审中-公开
公开(公告)号：JP2005510882A
公开(公告)日：2005-04-21
申请号：JP2003548315
申请日：2002-11-27
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人：アイモス、リッキー , カレガリ、アレサンドロ , キム、ヒュンジャン , キャブラル、シリル、ジュニア , グハ、スプラティック , ナラヤナン、ビジェイ , ブキャナン、ダグラス , マクフェリー、フェントン , ユアカス、ジョン , ロッドベル、ケネス
IPC分类号： H01L21/28 , H01L21/285 , H01L21/30 , H01L21/336 , H01L29/423 , H01L29/49 , H01L29/78 , H01L29/786
CPC分类号： H01L29/495 , H01L21/28079 , H01L21/3003
摘要：【課題】Ｒｅ、Ｒｈ、Ｐｔ、ＩｒまたはＲｕ金属によるＣＭＯＳゲート電極ならびにこのようなゲート電極を含むＣＭＯＳ構造を製作する方法を提供すること。
【解決手段】これらの金属の仕事関数により、これらの金属は現在のｐＦＥＴ要件に適合している。例えば、これらの金属は、化学的な変化を受けずに適切にパッシベーション処理された界面を生成するのに必要な高水素圧に耐えることができる。ＳｉＯ
２、Ａｌ
２Ｏ
３その他の適切な誘電体材料などの誘電体層上におけるこれらの金属の熱安定性により、これらの金属は１０００℃までの後処理温度に適合性がある。Ｒｅを被着させる際に、原材料としてＲｅ
２（ＣＯ）
１０を用いる低温／低圧ＣＶＤ技術を利用する。

54. 发明专利

JP2004072094A Gate structure and method 审中-公开
公开(公告)号：JP2004072094A
公开(公告)日：2004-03-04
申请号：JP2003196239
申请日：2003-07-14
申请人： Texas Instruments Inc , テキサスインスツルメンツインコーポレイテッド
发明人： EISSA MONA M , ROTONDARO ANTONIO L P
IPC分类号： H01L21/308 , H01L21/265 , H01L21/28 , H01L21/311 , H01L21/316 , H01L21/336 , H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/51 , H01L29/78
CPC分类号： H01L21/28194 , H01L21/265 , H01L21/28079 , H01L21/28097 , H01L21/28114 , H01L21/31111 , H01L21/31604 , H01L21/823842 , H01L21/823857 , H01L29/42376 , H01L29/495 , H01L29/4975 , H01L29/517 , H01L29/66545
摘要： PROBLEM TO BE SOLVED: To solve the problems such as effective etching in the mass production of a silicon integrated circuit using a high-k dielectric.
SOLUTION: In a manufacturing method, (a) there is given a dielectric layer that is a silicate gate dielectric layer and has a gate on it, and (b) the exposed part of the layer is etched by a solution containing HF, H
2 O
2 , and HNO
3 .
COPYRIGHT: (C)2004,JPO

55. 发明专利

JP2003536276A Vertical mos transistor and a method of manufacturing the same with a buried gate 审中-公开
公开(公告)号：JP2003536276A
公开(公告)日：2003-12-02
申请号：JP2002503948
申请日：2001-06-21
申请人：コミツサリアタレネルジーアトミーク
发明人：シモン・ドゥレオニビュス
IPC分类号： H01L21/336 , H01L29/12 , H01L29/78
CPC分类号： H01L29/0653 , H01L29/161 , H01L29/456 , H01L29/495 , H01L29/4958 , H01L29/66666 , H01L29/7827
摘要： (57)【要約】本発明は、埋込ゲートを備えた縦型ＭＯＳトランジスタおよびそのようなトランジスタの製造方法に関するものである。本発明は、ドレイン（２６）上に形成される電気絶縁アセンブリ（２８）が、ドレインの両側に電気絶縁ゾーン（４２，４４）を備えているようにして；チャネル（６９）の両側において、電気絶縁アセンブリの直下にキャビティが延在しているようにして；電気絶縁アセンブリの両側に、ゲート（７７ａ，７７ｂ）が形成されているようにして；および、ゲートの複数の部分が、キャビティ内に位置しているようにして；縦型ＭＯＳトランジスタを製造することを特徴としている。本発明は、エレクトロニクスに対して応用可能である。

56. 发明专利

JPS59188975A Semiconductor device 失效
标题翻译：半导体器件
公开(公告)号：JPS59188975A
公开(公告)日：1984-10-26
申请号：JP6326483
申请日：1983-04-11
申请人： Seiko Epson Corp
发明人： IWAMATSU SEIICHI
IPC分类号： H01L29/78 , H01L29/49
CPC分类号： H01L29/495
摘要： PURPOSE:To keep high the melting point of a gate electrode and improve the productivity as a low resistance by a method wherein the gate electrode of the MOS semiconductor device is made of Ti, and the source and drain are formed by self-alignment type with the Ti gate as a mask. CONSTITUTION:A field oxide film 2 is formed on the surface of an Si wafer 1 by thermal oxidation, holes are bored in the oxide film 2 and the regions serving as the source, drain, and gate by photoetching method. Next, a gate oxide film 3 is formed by thermal oxidation, and a Ti film 4 is formed to a fixed thickness by the thermal decomposition of Ti chloride by pressure reduction CVD method, thus forming the Ti gate electrode 4 by photoetching. Then, the source region 5 and the drain 6 are formed by self-alignment type by ion implantation with the electrode 4 as a mask, and then the junction region therebetween is activated by means of lamp annealing. Then, the melting point of the gate electrode is kept high and made low resistant, resulting in the improvement of the productivity.
摘要翻译：目的：为了保持栅电极的熔点高，通过其中MOS半导体器件的栅电极由Ti制成的方法提高作为低电阻的生产率，源极和漏极由自对准型与 Ti门作为掩模。构成：通过热氧化在Si晶片1的表面上形成场氧化膜2，通过光刻法在氧化膜2和用作源极，漏极和栅极的区域中钻孔。接下来，通过热氧化形成栅极氧化膜3，并且通过减压CVD法通过氯化钛的热分解形成固定厚度的Ti膜4，由此通过光刻形成Ti栅电极4。然后，通过离子注入，通过自对准型电极4作为掩模，形成源极区域5和漏极6，然后通过灯退火激活源极区域5和漏极6之间的连接区域。然后，栅电极的熔点保持较高并且耐低电阻，从而提高了生产率。

57. 发明专利

JP2018526821A 金属ゲートプロセスに基づく低コストのフラッシュメモリ製造フロー审中-公开
公开(公告)号：JP2018526821A
公开(公告)日：2018-09-13
申请号：JP2018506188
申请日：2016-08-05
申请人：日本テキサス・インスツルメンツ株式会社 , テキサスインスツルメンツインコーポレイテッド
发明人：ニンタン , ウェイドンティエン
IPC分类号： H01L27/11541 , H01L27/11543 , H01L27/11546 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11521
CPC分类号： H01L29/42324 , H01L21/26586 , H01L21/266 , H01L21/28008 , H01L21/28273 , H01L21/761 , H01L21/823412 , H01L21/823443 , H01L21/823456 , H01L21/823814 , H01L23/528 , H01L23/53228 , H01L27/1052 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529 , H01L27/11539 , H01L27/11541 , H01L27/11543 , H01L29/0847 , H01L29/42328 , H01L29/45 , H01L29/4916 , H01L29/495 , H01L29/4966 , H01L29/513 , H01L29/518 , H01L29/665 , H01L29/6659 , H01L29/66825 , H01L29/788
摘要：記載される例において、集積回路(100)がフラッシュセル(106)を含み、感知トランジスタ(108)の頂部ゲート(136)が、浮遊ゲート(130)の上の金属感知ゲート(106)である。感知トランジスタ(108)のソース/ドレイン領域(138)が、ソース領域が、200ナノメートル未満、感知チャネル長(126)によりドレイン領域から分離されるように、浮遊ゲート(130)の下に延在する。浮遊ゲート(130)は少なくとも400ナノメートル幅であり、そのため、感知トランジスタ(108)のソース/ドレイン領域(138)は、浮遊ゲート(130)の下に各側で少なくとも100ナノメートル延在する。集積回路(100)は、浮遊ゲート(130)を形成する前に、感知トランジスタソース及びドレイン領域(138)を形成することにより形成される。

58. 发明专利

JP2018098519A 半導体装置审中-公开
公开(公告)号：JP2018098519A
公开(公告)日：2018-06-21
申请号：JP2018021838
申请日：2018-02-09
申请人：株式会社半導体エネルギー研究所
发明人：肥塚純一 , 大野普司 , 佐藤優一 , 山崎舜平
IPC分类号： H01L29/786 , H01L21/8242 , H01L27/108 , H01L27/146 , H01L21/336
CPC分类号： H01L29/7869 , H01L29/24 , H01L29/4908 , H01L29/495 , H01L29/66969 , H01L29/78603 , H01L29/78618
摘要：【課題】高いオン特性を有する酸化物半導体を用いたトランジスタを提供する。高速応答及び高速駆動の可能なトランジスタを有する高性能の半導体装置を提供する。【解決手段】チャネル形成領域を含む酸化物半導体膜を有するトランジスタの作製工程において、該酸化物半導体膜に、金属元素を含む膜と接した状態で加熱処理することにより導入された金属元素と、注入法により該金属元素を含む膜を通過して導入されたドーパントとを含む低抵抗領域を形成する。低抵抗領域はチャネル長方向においてチャネル形成領域を挟んで形成する。【選択図】図1

59. 发明专利

JP6240703B2 半導体装置の作製方法有权
公开(公告)号：JP6240703B2
公开(公告)日：2017-11-29
申请号：JP2016077353
申请日：2016-04-07
申请人：株式会社半導体エネルギー研究所
发明人：一條充弘 , 遠藤俊弥 , 鈴木邦彦
IPC分类号： H01L21/336 , H01L21/316 , H01L29/786
CPC分类号： H01L29/7869 , H01L21/02565 , H01L21/441 , H01L21/477 , H01L29/247 , H01L29/42384 , H01L29/47 , H01L29/4908 , H01L29/495 , H01L29/66969 , H01L29/78606 , H01L29/78696

60. 发明专利

JP6076755B2 ゲート酸化物の漏れを抑えたリプレースメントゲートトランジスタ有权
标题翻译：与栅氧化层降低了泄漏替代栅晶体管
公开(公告)号：JP6076755B2
公开(公告)日：2017-02-08
申请号：JP2013013696
申请日：2013-01-28
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド , ADVANCED MICRO DEVICES INCORPORATED
发明人：ジェイムズパン , ジョンペレリン
IPC分类号： H01L29/78 , H01L21/28 , H01L29/423 , H01L29/49 , H01L21/336
CPC分类号： H01L21/28008 , H01L21/28088 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L21/28238 , H01L29/495 , H01L29/66545

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