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51. 发明专利

JP6589263B2 半導体装置有权
公开(公告)号：JP6589263B2
公开(公告)日：2019-10-16
申请号：JP2014185720
申请日：2014-09-11
申请人：富士電機株式会社
发明人：木下明将 , 星保幸 , 原田祐一 , 大西泰彦
IPC分类号： H01L29/12 , H01L29/06 , H01L29/739 , H01L29/78

52. 发明专利

JP6318721B2 半導体装置および半導体装置の製造方法有权
公开(公告)号：JP6318721B2
公开(公告)日：2018-05-09
申请号：JP2014046767
申请日：2014-03-10
申请人：富士電機株式会社
发明人：木下明将 , 星保幸 , 原田祐一 , 大西泰彦
IPC分类号： H01L29/12 , H01L29/78

53. 发明专利

JP6277902B2 半導体装置及び半導体装置の製造方法有权
公开(公告)号：JP6277902B2
公开(公告)日：2018-02-14
申请号：JP2014151281
申请日：2014-07-24
申请人：富士電機株式会社
发明人：木下明将 , 星保幸 , 原田祐一
IPC分类号： H01L29/12 , H01L21/336 , H01L21/265 , H01L29/78

54. 发明专利

JP6264466B2 半導体装置の製造方法有权
公开(公告)号：JP6264466B2
公开(公告)日：2018-01-24
申请号：JP2016547789
申请日：2015-08-13
申请人：富士電機株式会社
发明人：原田祐一 , 星保幸 , 木下明将 , 大西泰彦
IPC分类号： H01L29/12 , H01L21/336 , H01L29/06 , H01L29/78
CPC分类号： H01L29/1608 , H01L21/26513 , H01L21/266 , H01L29/66068 , H01L29/78

55. 发明专利

JP2017199926A 半導体装置および半導体装置の製造方法审中-公开
公开(公告)号：JP2017199926A
公开(公告)日：2017-11-02
申请号：JP2017130709
申请日：2017-07-03
申请人：富士電機株式会社
发明人：木下明将 , 星保幸 , 原田祐一
IPC分类号： H01L29/78 , H01L21/28 , H01L29/47 , H01L29/872 , H01L29/868 , H01L29/861 , H01L29/12 , H01L21/329 , H01L29/06
摘要：【課題】高信頼性のワイドバンドギャップ半導体を用いて高耐圧の構造を実現でき、簡単に製造できること。【解決手段】半導体装置は、半導体堆積膜2の表面層に形成された金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域101を少なくとも部分的に取り囲む第1の第2導電型領域3と、半導体堆積膜2上の活性領域101を囲む耐圧構造部102に形成され、半導体堆積膜2よりも高不純物濃度で、かつ第1の第2導電型領域よりも低不純物濃度の第2の第2導電型領域13と、第2の第2導電型領域13の下部に位置し、半導体堆積膜2の表面層で第1の第2導電型領域3の周囲に、互いに接触しないよう所定間隔を有して形成された、第2の第2導電型領域13よりも高不純物濃度の複数の第3の第2導電型領域5と、活性領域に101に形成された縦型絶縁ゲート型電界効果トランジスタの耐圧構造を有する。【選択図】図5

56. 发明专利

JP2017059720A 半導体装置および半導体装置の製造方法审中-公开
公开(公告)号：JP2017059720A
公开(公告)日：2017-03-23
申请号：JP2015184248
申请日：2015-09-17
申请人：富士電機株式会社
发明人：星保幸 , 原田祐一 , 椎木崇
IPC分类号： H01L29/12 , H01L21/336 , H01L21/28 , H01L29/417 , H01L29/78
CPC分类号： H01L29/1608 , H01L27/088 , H01L29/41741 , H01L29/45 , H01L29/66068 , H01L29/7802 , H01L29/7827 , H01L23/564
摘要：【課題】半導体装置の特性劣化を抑制し、良好な特性を有する半導体装置を提供する。【解決手段】半導体装置のソース電極8は、第1Ti膜21、第2TiN膜22、第2Ti膜23、Al−Si膜24が順に積層された構造を有する、または、半導体装置のソース電極8は、第1TiN膜20、第1Ti膜21、第2TiN膜22、第2Ti膜23、Al−Si膜24が順に積層された構造を有する。また、半導体装置の第2の保護膜17は、ポリアミド膜である。【選択図】図1

57. 发明专利

JP5939624B2 縦型高耐圧半導体装置の製造方法および縦型高耐圧半導体装置有权
标题翻译：制备和垂直高电压半导体器件的垂直方向的高电压半导体器件
公开(公告)号：JP5939624B2
公开(公告)日：2016-06-22
申请号：JP2012081736
申请日：2012-03-30
申请人：国立研究開発法人産業技術総合研究所 , 富士電機株式会社
发明人：岩室憲幸 , 原田信介 , 星保幸 , 原田祐一
IPC分类号： H01L29/12 , H01L21/336 , H01L21/28 , H01L29/47 , H01L29/872 , H01L29/78
CPC分类号： H01L29/1095 , H01L21/046 , H01L21/049 , H01L29/045 , H01L29/0619 , H01L29/0661 , H01L29/1608 , H01L29/6606 , H01L29/66068 , H01L29/7811 , H01L29/0878 , H01L29/868 , H01L29/872

58. 发明专利

JP2016058661A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2016058661A
公开(公告)日：2016-04-21
申请号：JP2014185721
申请日：2014-09-11
申请人：国立研究開発法人産業技術総合研究所 , 富士電機株式会社
发明人：木下明将 , 星保幸 , 原田祐一 , 辻崇 , 福田憲司 , 原田信介
IPC分类号： H01L29/12 , H01L29/06 , H01L29/78
摘要：【課題】オン抵抗を低下させるとともに、耐圧の低下を抑制することができる半導体装置を提供すること。【解決手段】n型ドリフト領域のうち、ドレイン側の第1n型炭化珪素エピタキシャル層2aよりも不純物濃度の高いソース側の第2n型炭化珪素エピタキシャル層2bに、JFET領域が設けられている。JFET領域のうち、p型ベース領域4間に挟まれた部分には、第2n型炭化珪素エピタキシャル層2bよりも不純物濃度の高いn型ウェル領域8が設けられている。JFET領域のうち、p + 型ベース領域3間に挟まれた部分には、n型ウェル領域8よりも不純物濃度の高いn型高濃度領域2cが設けられている。n型高濃度領域2cの厚さt2はp + 型ベース領域3の厚さt3よりも薄い。すなわち、JFET領域のうち、p + 型ベース領域3のJFET領域側の下側コーナー部以外の不純物濃度がn型ドリフト領域のドレイン側よりも高くなっている。【選択図】図1
摘要翻译：要解决的问题：提供一种能够降低导通电阻并抑制击穿电压降低的半导体器件。解决方案：半导体器件包括设置在源极侧的第二n型碳化硅外延层2b中的JFET区域 n型漂移区，其中杂质浓度高于n型漂移区的漏极侧的第一n型碳化硅外延层2a的杂质浓度。在由p型基极区域4夹持的JFET区域的一部分上，设置了杂质浓度高于第二n型碳化硅外延层2b的n型阱区域8。在由p型基极区域3夹持的JFET区域的一部分上，设置了杂质浓度高于n型阱区域8的n型高浓度区域2c。 n型高浓度区域2c的厚度t2比p型基底区域3的厚度t3薄。也就是说，除了p型基底区域3的下侧角部以外的JFET区域的一部分的杂质浓度在JFET区域侧，高于n型漂移区域的漏极侧的JFET区域。选择的图：图1

59. 发明专利

JP2016058660A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2016058660A
公开(公告)日：2016-04-21
申请号：JP2014185720
申请日：2014-09-11
申请人：富士電機株式会社
发明人：木下明将 , 星保幸 , 原田祐一 , 大西泰彦
IPC分类号： H01L29/12 , H01L29/06 , H01L29/739 , H01L29/78
摘要：【課題】リーク電流を抑制し、かつ高耐圧化を図ることができる半導体装置を提供すること。【解決手段】n + 型炭化珪素基板1上にn型炭化珪素エピタキシャル層2を堆積してなる炭化珪素半導体基体のおもて面側に、MOSゲート構造が設けられている。このMOSゲート構造を構成するp型ベース領域3は、それぞれ不純物濃度が異なり、かつ互いに接する第1p型ベース領域3a、第2p型ベース領域3bおよび第3p + 型ベース領域3cからなる。第1p型ベース領域3aは、基体おもて面に露出されるように配置されている。第2p型ベース領域3bは、深さ方向に第1p型ベース領域3aに対向するように配置されている。第3p + 型ベース領域3cは、第1,2p型ベース領域3a,3b間に挟まれるように、第2p型ベース領域3bの内部に選択的に設けられている。第3p + 型ベース領域3cの基体裏面側の周囲は、第2p型ベース領域3bに囲まれている。【選択図】図1
摘要翻译：要解决的问题：提供一种可以抑制漏电流并实现高击穿电压的半导体器件。解决方案：半导体器件包括设置在碳化硅半导体基底基板的表面侧的MOS栅极结构，其中n型碳化硅外延层2沉积在n型碳化硅衬底1上.MOS栅极结构包括由第一p型基极区域3a，第二p型基极区域3b和第三p型基极区域3c组成的p型基极区域3，杂质浓度彼此不同并且彼此接触。第一p型基极区域3a布置成暴露在基底表面上。第二p型基极区域3b沿深度方向布置成与第一p型基极区域3a相对。第三p型基区3c选择性地设置在第二p型基区3b内，以被第一和第二p型基区3a，3b夹持。第三p型基区3c的背面侧的周围被第二p型基区3b包围。图1

60. 发明专利

JP2016058498A 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：JP2016058498A
公开(公告)日：2016-04-21
申请号：JP2014182765
申请日：2014-09-08
申请人：富士電機株式会社
发明人：原田祐一 , 星保幸 , 木下明将 , 大西泰彦
IPC分类号： H01L29/78 , H01L29/12 , H01L29/872 , H01L29/861 , H01L29/868 , H01L27/04
摘要：【課題】内蔵ダイオードのオン動作時の損失を低減する。【解決手段】半導体装置は、n型SiC基板1と、n - 型SiC層2と、n - 型SiC層2の表面層に選択的に形成されたp型領域3と、p型領域3内に形成されたn + 型ソース領域4と、p型領域21内に形成されたp + 型領域22と、p + 型領域22に電気的に接続するソース電極23と、n + 型ソース領域4からp型領域21の上に形成されたゲート絶縁膜24と、ゲート絶縁膜24上のゲート電極25と、n型SiC基板1の裏面側のドレイン電極9を備える。n - 型SiC層2と、ゲート電極25下のn - 型SiC層2内に形成されたp型領域21と、p型領域21の表面に形成されたp + 型領域22とによってPNダイオードが形成され、ソース電極8につながる金属電極23と、金属電極23の表面をゲート絶縁膜24によって電気的に分離しゲート電極7につながるゲート金属電極25とを備える。【選択図】図1
摘要翻译：要解决的问题：减少内置二极管的导通操作的损耗。解决方案：一种半导体器件包括n型SiC衬底1，n型SiC层2，p型区3，其选择性地形成在表面层上 n型SiC层2，形成在p型区域3中的n型源极区域4，形成在p型区域21中的p型区域22，与p型区域22电连接的源极23，形成在p型区域22上的栅极绝缘膜24 从n型源极区域4到p型区域21，栅极绝缘膜24上的栅电极25和n型SiC衬底1的背面侧的漏电极9. n型SiC层2，p型形成在栅极电极25下方的n型SiC层2中的区域21和形成在p型区域21的表面上的p型区域22形成PN二极管。 PN二极管包括连接到源电极8的金属电极23和栅极金属电极25，栅极金属电极25通过栅极绝缘膜24与金属电极23的表面电隔离并连接到栅极电极7.图示：图 1

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