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41. 发明专利

JP2003529233A Method and apparatus for encoding and decoding data 审中-公开
公开(公告)号：JP2003529233A
公开(公告)日：2003-09-30
申请号：JP2001520981
申请日：2000-08-17
申请人：モトローラ・インコーポレイテッド
发明人：ヤン、ジェン
IPC分类号： G06F11/10 , H03M13/15
CPC分类号： H03M13/6505 , H03M13/1545 , H03M13/158 , H03M13/159 , H03M13/6569
摘要： (57)【要約】符号化の間、マイクロプロセッサ（２０１）は、通常のリード・ソロモン符号化技術によりＹｍを算出する。マイクロプロセッサ（２０１）は次に、参照テーブル（２０３）に対する指標としてＹｍを使用し、参照テーブル（２０３）からＧ０Ｙｍ，Ｇ１Ｙｍ,..., ＧＫ- １Ｙｍを戻される。シンドローム計算の間、パリティ・シンボルの第２の集合が、符号器に類似した方法を用いて情報シンボルから生成される。詳細には、Ｇ０Ｙｍ,..., ＧＫ- １Ｙｍに対応する値が、符号器がＧ０Ｙｍ，Ｇ１Ｙｍ,..., ＧＫ- １Ｙｍに対する値を決定する同様の方法で、第１参照テーブル（５０３）から得られる。第２参照テーブル（５０５）は誤り位置多項式の根を決定するように構成される。第２参照テーブルは複数のテーブルから成り、各テーブルは（Ｑ−１）個の要素を含む。ＱはＧＦ（Ｑ）体のサイズである。（Ｑ−１）とｍ（ＧＣＤ（Ｑ−１, ｍ））の最大公約数が１である場合、ｍ番目の参照テーブルは位置ｉにおいてガロア体要素α- ｍｉを格納する。ＧＣＤ（Ｑ−１，ｍ）≠１である場合、ｍ番目の参照テーブルは実際に、ＧＦの要素α- （ｍｉ＋ｊ）（ｊ＝０，１，．．．，ＧＣＤ（Ｑ−１，ｍ）−１）を格納する（ＧＣＤ（Ｑ−１，ｍ））のサブテーブルから成る。

42. 发明专利

JP2003060512A Method and apparatus for decoding bit sequence 有权
标题翻译：用于解码比特序列的方法和装置
公开(公告)号：JP2003060512A
公开(公告)日：2003-02-28
申请号：JP2002179985
申请日：2002-06-20
申请人： Alcatel , アルカテル
发明人： WORM ALEXANDER , HEIKO MICHEL , WEHN NORBERT
IPC分类号： H03M13/25 , H03M13/41 , H03M13/45 , H04L1/00
CPC分类号： H03M13/3905 , H03M13/3922 , H03M13/3927 , H03M13/6569 , H03M13/6572 , H03M13/6583
摘要： PROBLEM TO BE SOLVED: To provide a method and apparatus for decoding according to the Log-MAP algorithm of a bit sequence that is encoded by a convolutional encoder and is received through a noisy channel.
SOLUTION: A digital signal processor DSP for performing decoding is provided with an extended core having a transition metric calculation unit 153 for calculating transition metric value of encoder trellis(ET) for outputting to storages 101, 102 of the DSP, and for outputting to a unit 154 for performing Log-MAP add-compare-select operation. The unit 154 calculates the updated path metric values of the ET for storage in the storages 101, 102 of the DSP, and for input to a Log-Likelihood Ratio calculating unit 155. The log-Likelihood ratio calculating unit 155 calculates the Log-likelihood Ratio of a given data bit to be decoded. The units 153, 154, 155 are controlled by a program control unit 104, and communicate with the storages 101, 102 via data lines 150, 151, 152.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：提供根据由卷积编码器编码并通过噪声信道接收的比特序列的Log-MAP算法进行解码的方法和装置。解决方案：用于执行解码的数字信号处理器DSP具有扩展核，该扩展核具有转移度量计算单元153，用于计算用于输出到DSP的存储器101,102的编码器网格（ET）的转换度量值，并输出到单元154，用于执行Log-MAP添加比较选择操作。单元154计算用于存储在DSP的存储器101,102中的ET的更新的路径度量值，并计算输入到对数似然比计算单元155.对数似然比计算单元155计算对数似然要解码的给定数据位的比率。单元153,154,155由程序控制单元104控制，并且经由数据线150,151,152与存储器101,102进行通信。

44. 发明专利

JP2013179378A Multi-core type error correction processing system and error correction processor 有权
标题翻译：多核类型错误校正处理系统和错误校正处理器
公开(公告)号：JP2013179378A
公开(公告)日：2013-09-09
申请号：JP2010225403
申请日：2010-10-05
申请人： Nec Corp , 日本電気株式会社 , Technisch Universitet Dresden , テクニッシュウニバーシテットドレスデン
发明人： KOBORI TOMOYOSHI , STEFFEN KUNZE , EMIL MATUS , GERHARD FETTWEIS
IPC分类号： H03M13/37
CPC分类号： G06F11/1044 , G06F5/015 , H03M13/1102 , H03M13/1105 , H03M13/114 , H03M13/1145 , H03M13/1162 , H03M13/1171 , H03M13/2775 , H03M13/296 , H03M13/2978 , H03M13/6508 , H03M13/6513 , H03M13/6566 , H03M13/6569 , H03M13/6577
摘要： PROBLEM TO BE SOLVED: To provide a multi-core type error correction processing system capable of efficiently performing arithmetic processing and data transfer to respective processing parts for various requested performances, and simultaneously executing a plurality of error correction systems and error correction processing of a plurality of code lengths.SOLUTION: A barrel shifter part 11b in an interconnect part 11 is over a plurality of error correction processing parts 12a-12c, a group is configured by gathering the plurality of error correction processing parts further, and thus the error correction processing can be executed. Also, interconnect configuration information is supplied to the interconnect part for each error correction processing part, and the number of the error correction processing parts or the like for each processing is specified. An idle error correction processing part is allocated to other error correction processing. In such a manner, the plurality of error correction processing parts are used to cope with a case in which operation resources are insufficient, other error correction processing is allocated to the idle error correction processing part when operation resources are excessive, and thus the entire processing efficiency is improved.
摘要翻译：要解决的问题：提供一种多核型纠错处理系统，其能够对各种要求的性能有效地执行算术处理和数据传送到各个处理部分，并且同时执行多个纠错系统和多个纠错处理解码：互连部分11中的桶形移位器部分11b在多个纠错处理部分12a-12c之上，通过进一步收集多个纠错处理部分来构成一组，从而进行纠错处理可以执行。此外，互连配置信息被提供给每个纠错处理部分的互连部分，并且指定用于每个处理的纠错处理部分等的数量。空闲纠错处理部分被分配给其他纠错处理。以这种方式，多个纠错处理部分用于处理操作资源不足的情况，当操作资源过多时，其他纠错处理被分配给空闲纠错处理部分，因此整个处理效率提高。

45. 发明专利

JP2013138452A Optimized viterbi decoder and gnss receiver 有权
标题翻译：优化的VITERBI解码器和GNSS接收器
公开(公告)号：JP2013138452A
公开(公告)日：2013-07-11
申请号：JP2013015211
申请日：2013-01-30
申请人： Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人： YOUNG PHIL
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/4169 , H03M13/6561 , H03M13/6569 , H03M13/6583
摘要： PROBLEM TO BE SOLVED: To handle Viterbi processing with a much lower CPU loading without significantly increasing hardware complexity.SOLUTION: A register set of a processor is arranged so as to be expanded with a plurality of phantom registers. When addressed by an instruction, the plurality of phantom registers return value calculated from registers and/or signals not explicitly addressed by the instruction.
摘要翻译：要解决的问题：以较低的CPU负载来处理维特比处理，而不会显着提高硬件复杂性。解决方案：处理器的寄存器组被布置为利用多个幻像寄存器进行扩展。当通过指令寻址时，多个幻像寄存器返回由指令未明确地寻址的寄存器和/或信号计算的值。

47. 发明专利

JP2012249305A In-place transformation with application to encoding and decoding various classes of codes 有权
标题翻译：应用于编码和解码各种代码类的变形
公开(公告)号：JP2012249305A
公开(公告)日：2012-12-13
申请号：JP2012155062
申请日：2012-07-10
申请人： Digital Fountain Inc , デジタルファウンテン, インコーポレイテッド
发明人： MICHAEL G RUBIN , M AMIN SHOKROLLAHI
IPC分类号： H03M13/47
CPC分类号： H03M13/3761 , G06F17/16 , H03M13/05 , H03M13/1197 , H03M13/1515 , H03M13/2785 , H03M13/37 , H03M13/373 , H03M13/47 , H03M13/611 , H03M13/616 , H03M13/6505 , H03M13/6569 , H04L1/0041 , H04L1/0045 , H04L1/0057
摘要： PROBLEM TO BE SOLVED: To provide FEC encoding and decoding transformations of source blocks using in-place transformations.SOLUTION: An encoder for encoding symbols of data with the use of a computing device having memory constraints loads a source block into memory of the computing device, performs an intermediate transformation of less than all of the source block, replaces a part of the source block with intermediate results in the memory, and then completes the transformation such that output symbols stored in the memory form a set of encoded symbols. A decoder performs decoding steps in an order that allows for use of substantially the same memory for storing received data and decoded source data as performing an in-place transformation. Using an in-place transformation, a large portion of memory set aside for received data is overwritten as that received data is transformed into decoded source data.
摘要翻译：要解决的问题：使用就地转换来提供源块的FEC编码和解码变换。解决方案：使用具有存储器约束的计算设备对数据符号进行编码的编码器将源块加载到计算设备的存储器中，执行小于所有源块的中间变换，替换部分具有中间的源块在存储器中产生，然后完成变换，使得存储在存储器中的输出符号形成一组编码符号。解码器按照允许使用基本相同的存储器来存储接收数据和解码的源数据作为执行就地变换的顺序执行解码步骤。使用就地变换，由于接收到的数据被转换为解码的源数据，覆盖用于接收数据的大部分存储器被重写。版权所有（C）2013，JPO＆INPIT

48. 发明专利

JP4777258B2 Encoding and decoding of Reed-Solomon code that uses the look-up table for the Galois field multiplication 有权
公开(公告)号：JP4777258B2
公开(公告)日：2011-09-21
申请号：JP2006543834
申请日：2004-11-16
申请人：アナログ・デバイシズ・インコーポレーテッド
发明人：リー，ユーン，ヤン , リベロル，ボリス
IPC分类号： H03M13/15
CPC分类号： H03M13/6505 , H03M13/158 , H03M13/159 , H03M13/6569

49. 发明专利

JP2011004434A Rate matching device and method for data communication system 有权
标题翻译：速率匹配装置和数据通信系统的方法
公开(公告)号：JP2011004434A
公开(公告)日：2011-01-06
申请号：JP2010225757
申请日：2010-10-05
申请人： Samsung Electronics Co Ltd , サムスンエレクトロニクスカンパニーリミテッド
发明人： KIM MIN-GOO , KIM BEONG-JO , KIM SE HYEONG , CHOI SOON-JAE , LEE YOUNG-HWAN
IPC分类号： G06F11/10 , H04L1/00 , H03M13/05 , H03M13/23 , H03M13/29 , H04L1/08 , H04L12/20
CPC分类号： H04L1/0041 , H03M13/2957 , H03M13/2993 , H03M13/6356 , H03M13/6362 , H03M13/6513 , H03M13/6569 , H04L1/0059 , H04L1/0066 , H04L1/0069 , H04L1/08
摘要： PROBLEM TO BE SOLVED: To provide a device and method for rate-matching channel-encoded symbols in a data communication system.SOLUTION: The present invention proposes a rate matching device and method applicable to a data communication system using one of or both a non-structural code (convolution code or linear function code) and a structural code (turbo code). The rate matching device includes a plurality of rate matching functions. The number of rate matching functions is equal to an inverse of a code rate of a channel coder. The rate matching device is capable of performing rate matching between a symbol coded by the non-structural code and a symbol coded by the structural code by changing an initial parameter including the number of input symbols, the number of output symbols and a puncturing/repetition pattern ruling parameter.
摘要翻译：要解决的问题：提供一种在数据通信系统中对信道编码符号进行速率匹配的装置和方法。解决方案：本发明提出了一种适用于数据通信系统的速率匹配装置和方法，结构代码（卷积代码或线性函数代码）和结构代码（turbo代码）。速率匹配装置包括多个速率匹配功能。速率匹配函数的数量等于信道编码器的码率的倒数。速率匹配装置能够通过改变包括输入符号的数量，输出符号的数目和打孔/重复的初始参数来执行由非结构码编码的符号和由结构码编码的符号之间的速率匹配模式规则参数。

50. 发明专利

JP4583294B2 Error correction device, error correction program, and error correction method 有权
公开(公告)号：JP4583294B2
公开(公告)日：2010-11-17
申请号：JP2005339635
申请日：2005-11-25
申请人：東芝ストレージデバイス株式会社
发明人：佳奈小野
IPC分类号： H03M13/15 , G06F11/10
CPC分类号： H03M13/15 , G11B20/18 , H03M13/1525 , H03M13/154 , H03M13/1545 , H03M13/6569

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