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41. 发明专利

JP2010034618A Pll circuit, radio terminal device, and control method of pll circuit 审中-公开
标题翻译： PLL电路，无线电终端设备和PLL电路的控制方法
公开(公告)号：JP2010034618A
公开(公告)日：2010-02-12
申请号：JP2008191491
申请日：2008-07-24
申请人： Sony Corp , ソニー株式会社
发明人： TSUDA SHINICHIRO
IPC分类号： H03L7/093 , H03L7/06
CPC分类号： H03L7/08 , H03L7/085
摘要： PROBLEM TO BE SOLVED: To provide a PLL circuit having an oscillator to be digitally controlled, and capable of compensating offset caused in switching loop gain and being locked at a high speed. SOLUTION: The PLL circuit includes: a phase comparison unit for comparing an accumulated addition value of a division ratio converted into a digital value with an accumulated addition value of an oscillating signal from an oscillator controlled by using the digital value in each cycle of a reference frequency; a data conversion unit having a variable gain amplification unit to change a gain and causing output of the phase comparison unit to converge to an arbitrary setting value; an offset detection unit for detecting an offset arising due to a change in gain of the variable gain amplification unit using output of the phase comparison unit; and an offset compensation unit for compensating for the offset detected by the offset detection unit in timing when the gain of the variable gain amplification unit changes. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供具有数字控制的振荡器的PLL电路，并且能够补偿在开关环路增益中引起的偏移并以高速锁定。解决方案：PLL电路包括：相位比较单元，用于将转换成数字值的分频比的累积加法值与来自在每个周期中使用数字值控制的振荡器的振荡信号的累积加法值进行比较的参考频率; 数据转换单元，具有可变增益放大单元，用于改变增益并使相位比较单元的输出收敛到任意设定值; 偏移检测单元，用于使用相位比较单元的输出来检测由于可变增益放大单元的增益变化而产生的偏移; 以及偏移补偿单元，用于在可变增益放大单元的增益改变的定时补偿由偏移检测单元检测到的偏移。版权所有（C）2010，JPO＆INPIT

42. 发明专利

JP2009048638A Clock signal generator for generating stable clock signal, semiconductor memory device including clock signal generator, and its method 审中-公开
标题翻译：用于产生稳定时钟信号的时钟信号发生器，包括时钟信号发生器的半导体存储器件及其方法
公开(公告)号：JP2009048638A
公开(公告)日：2009-03-05
申请号：JP2008209042
申请日：2008-08-14
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： PARK SUNG-KEUN , CHOI CHUL-JOON , SUNG HYUK JUN , KANG BYUNG YOON
IPC分类号： G06F1/06 , G06F13/38 , G06K19/07
CPC分类号： H04L7/08 , G06F1/08 , G11C7/22 , G11C7/222 , H03L7/085
摘要： PROBLEM TO BE SOLVED: To provide a clock signal generator for generating stable clock signals, a semiconductor memory device including the clock signal generator, and its method. SOLUTION: The clock signal generator includes a clock signal generating part for generating clock signals, and a clock signal control part for counting the pulse number of clock signals during a reference time and comparing the counted result with a reference value to generate a control signal based on the compared result. The clock signal generating part increases or decreases the pulse number of clock signals based on the control signal. This generator has an effect of generating stable clock signals irrespective of environmental factors such as temperature and voltage. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于产生稳定时钟信号的时钟信号发生器，包括时钟信号发生器的半导体存储器件及其方法。解决方案：时钟信号发生器包括用于产生时钟信号的时钟信号产生部分和时钟信号控制部分，用于在参考时间期间对时钟信号的脉冲数进行计数，并将计数结果与参考值进行比较以产生基于比较结果的控制信号。时钟信号生成部根据控制信号增加或减少时钟信号的脉冲数。该发生器具有产生稳定时钟信号的效果，而不管环境因素如温度和电压。版权所有（C）2009，JPO＆INPIT

43. 发明专利

JP4213172B2 Pll oscillation circuit 有权
公开(公告)号：JP4213172B2
公开(公告)日：2009-01-21
申请号：JP2006168626
申请日：2006-06-19
申请人：日本電波工業株式会社
发明人：康夫北山 , 司古幡 , 直樹大西 , 弘樹木村
IPC分类号： H03L7/08
CPC分类号： H03L7/18 , H03L7/085

44. 发明专利

JP4121503B2 Data reproducing apparatus 有权
公开(公告)号：JP4121503B2
公开(公告)日：2008-07-23
申请号：JP2004556778
申请日：2002-11-29
申请人：富士通株式会社
发明人：利知金岡
IPC分类号： G11B20/14 , G11B5/012 , G11B20/10 , H03L7/085 , H03L7/091
CPC分类号： G11B20/10009 , G11B5/012 , G11B7/0053 , G11B11/10515 , G11B20/10222 , G11B20/1403 , G11B20/1426 , H03L7/085 , H03L7/091

45. 发明专利

JP4067838B2 Phase comparator 有权
公开(公告)号：JP4067838B2
公开(公告)日：2008-03-26
申请号：JP2002035118
申请日：2002-02-13
申请人： Necエレクトロニクス株式会社
发明人：和広中嶋 , 智也青木
IPC分类号： H03K5/26 , H03L7/085 , H03D13/00 , H03L7/08
CPC分类号： H03D13/004 , H03L7/085

46. 发明专利

JP2007336434A Pll oscillation circuit 有权
标题翻译： PLL振荡电路
公开(公告)号：JP2007336434A
公开(公告)日：2007-12-27
申请号：JP2006168626
申请日：2006-06-19
申请人： Nippon Dempa Kogyo Co Ltd , 日本電波工業株式会社
发明人： KIMURA HIROKI , FURUHATA TSUKASA , KITAYAMA YASUO , ONISHI NAOKI
IPC分类号： H03L7/08
CPC分类号： H03L7/18 , H03L7/085
摘要： PROBLEM TO BE SOLVED: To provide a PLL oscillation circuit capable of preventing deterioration in a phase noise characteristic and a spurious characteristic of a VCO output. SOLUTION: The PLL oscillation circuit of digital control includes a VCO 1, frequency divider 2, a reference oscillation circuit 3, an A/D converter 4, a phase comparator 5, a digital filter 6, a D/A converter 7. An analog filter 8, a reference signal supplied from the reference oscillation circuit 3 passes through a narrow band crystal filter (MCF) 11, from which the signal is outputted to the A/D converter 4 so as to eliminate noise, jitter and spurious waves included in the reference signal, resulting in that the PLL oscillation circuit can prevent the deterioration in the phase noise characteristic and the spurious characteristic of the VCO output. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种能够防止VCO输出的相位噪声特性和寄生特性劣化的PLL振荡电路。解决方案：数字控制的PLL振荡电路包括VCO 1，分频器2，参考振荡电路3，A / D转换器4，相位比较器5，数字滤波器6，D / A转换器7 模拟滤波器8，从参考振荡电路3提供的参考信号通过窄带晶体滤波器（MCF）11，从该信号输出到A / D转换器4，以消除噪声，抖动和杂散波形包括在参考信号中，导致PLL振荡电路可以防止VCO输出的相位噪声特性和寄生特性的劣化。版权所有（C）2008，JPO＆INPIT

47. 发明专利

JP3857230B2 Phase comparing circuit 有权
公开(公告)号：JP3857230B2
公开(公告)日：2006-12-13
申请号：JP2002535317
申请日：2001-10-11
申请人： Nttエレクトロニクス株式会社
发明人：正俊十林 , 正樹広瀬 , 泰人竹尾 , 幸雄赤澤
IPC分类号： H04L7/033 , H03D13/00 , H03K5/26 , H03L7/08 , H03L7/085
CPC分类号： H03L7/085 , H03D13/008 , H04L7/0331

48. 发明专利

JP2006217657A Data transmission apparatus and method 有权
标题翻译：数据传输装置和方法
公开(公告)号：JP2006217657A
公开(公告)日：2006-08-17
申请号：JP2006118694
申请日：2006-04-24
申请人： Thomson Consumer Electronics Inc , トムソンコンシユーマエレクトロニクスインコーポレイテツドThomson Consumer Electronics,Incorporated
发明人： DEISS MICHAEL S
IPC分类号： H04B1/66 , H04L29/08 , G06T9/00 , H03L7/085 , H03L7/181 , H04J3/00 , H04L7/00 , H04L7/033 , H04L12/70 , H04L13/08 , H04L29/02 , H04N7/08 , H04N7/081 , H04N7/24 , H04N7/62 , H04N11/04 , H04N19/00 , H04N19/89 , H04N21/236 , H04N21/43 , H04N21/434
CPC分类号： H04N19/61 , H03L7/085 , H03L7/181 , H04N19/00 , H04N19/70 , H04N21/23608 , H04N21/23614 , H04N21/4305 , H04N21/4348
摘要： PROBLEM TO BE SOLVED: To synchronize a multiplexing device and a transport-packetization device with each other. SOLUTION: A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal in a data transmission apparatus includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13. In a receiving terminal in the system, a reverse-transport processing unit 18 supplies PCR from ancillary transport data and a control signal to a system clock generator 27. The system clock generator 27 responds to those signals, and generates a system clock signal that synchronizes at least the behavior of the reverse-transport processing unit 18. The system clock signal is supplied to a receiver system control unit 26 for controlling the timing of a processing element. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：使复用设备和传输分组设备彼此同步。解决方案：一种用于在数据传输装置中产生中间层信号同步的装置，例如用于压缩多层视频信号的传输层或多路复用层，包括响应于系统编码终端中的系统时钟22的计数器23，并且通过处理单元13基于预定的时间表将计数器值放入传输层中的信号中。在系统的接收终端中，反向传输处理单元18将辅助传输数据和控制信号的PCR提供给系统时钟发生器27.系统时钟发生器27对这些信号进行响应，并且产生至少同步反向传输处理单元18的行为的系统时钟信号。系统时钟信号被提供给接收机系统控制单元26 用于控制处理元件的定时。版权所有（C）2006，JPO＆NCIPI

49. 发明专利

JP2006500847A METHOD AND APPARATUS hand scanner for reducing frequency errors associated with the system between scans 有权
公开(公告)号：JP2006500847A
公开(公告)日：2006-01-05
申请号：JP2004539233
申请日：2003-09-24
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：スミス、アラン・アンドリュー
IPC分类号： H04B1/16 , H03L7/085 , H03L7/095 , H03L7/107 , H03L7/18
CPC分类号： H03L7/18 , H03L7/085 , H03L7/095 , H03L7/107 , H04B1/16
摘要：【課題】
【解決手段】複数モード受信機（１０）は、（例えばＷＣＤＭＡのような）第一の通信システムからの信号、又は、（例えばＧＳＭのような）第二の異なる通信システムからの信号を受信することができる。この受信機（１０）は、第一の通信システムの信号を受信する第一の受信機チェーン（１３，１５，１７，１９）と、第二の通信システムの信号を受信する第二の受信機チェーン（１２，１４，１６，１８）とを備える。リファレンス発振器（２４）は、第一の受信機チェーン及び第二の受信機チェーンのためにリファレンス信号を生成するために配置されている。この受信機はまたリファレンス発振器（２４）を制御するコントローラ（２２）を備えている。

50. 发明专利

JP2005049970A Semiconductor integrated circuit 审中-公开
标题翻译：半导体集成电路
公开(公告)号：JP2005049970A
公开(公告)日：2005-02-24
申请号：JP2003203574
申请日：2003-07-30
申请人： Renesas Technology Corp , 株式会社ルネサステクノロジ
发明人： YADA NAOKI , SAITO YASUYUKI , SHIBAZUKA YASUSHI , KOIKE KATSUNORI , OKUTSU MITSUHIKO
IPC分类号： G06F1/12 , G06F1/04 , G06F1/08 , G11C7/22 , G11C8/00 , H03K3/03 , H03K5/00 , H03K5/13 , H03K5/24 , H03L7/08
CPC分类号： H03L7/08 , G06F1/08 , G11C7/04 , G11C7/22 , G11C7/222 , G11C2207/2254 , H03K3/0315 , H03K5/133 , H03K5/2481 , H03K2005/00039 , H03K2005/00143 , H03L7/085
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of precise built-in oscillation. SOLUTION: The semiconductor integrated circuit comprises a storage circuit 6; an oscillation circuit 23 for generating an internal clock signal VCLK, on the basis of control information retained by the storage circuit; and a logic circuit 2 for generating control information for allowing the frequency of an external clock signal RCLK to coincide with that of the internal clock signal. The internal clock signal is used for the synchronous operation of the internal circuit. Even if an error (undesirable variation) occurs in the oscillation frequency characteristics (oscillation frequency) in the oscillation circuit by process variation, the internal clock signal frequency can be matched to the external clock signal frequency of a target frequency without requiring any external mounting of a quartz oscillator or the input of an external clock signal. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供能够精确内置振荡的半导体集成电路。解决方案：半导体集成电路包括存储电路6; 用于根据存储电路保持的控制信息产生内部时钟信号VCLK的振荡电路23; 以及用于产生用于允许外部时钟信号RCLK的频率与内部时钟信号的频率一致的控制信息的逻辑电路2。内部时钟信号用于内部电路的同步操作。即使通过过程变化在振荡电路中的振荡频率特性（振荡频率）发生错误（不希望的变化），也可以将内部时钟信号频率与目标频率的外部时钟信号频率相匹配，而无需任何外部安装石英振荡器或外部时钟信号的输入。版权所有（C）2005，JPO＆NCIPI

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