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41. 发明专利

JP3537500B2 Inverter equipment 失效
公开(公告)号：JP3537500B2
公开(公告)日：2004-06-14
申请号：JP19257094
申请日：1994-08-16
申请人：バー−ブラウン・コーポレーション
发明人：栄一在原 , 敏夫室田 , 利彦濱崎 , 慈明篠原
IPC分类号： H03K19/003 , H03K19/0175 , H03K19/0948
CPC分类号： H03K19/00361

42. 发明专利

JP2004513555A Integrated circuit comprising an output driver 有权
公开(公告)号：JP2004513555A
公开(公告)日：2004-04-30
申请号：JP2002540309
申请日：2001-10-17
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：ロージー、エム．ジェイ．バン、ウェルショーベン
IPC分类号： H03K17/16 , H03K17/687 , H03K19/003 , H03K19/0175
CPC分类号： H03K19/00346 , H03K19/00361
摘要：集積回路は、基板コンタクトを持たない少なくとも２つの出力ドライバ（４）を備えている。さらに、集積回路は少なくとも、Ｖｓｓｃコンタクト（７，９）を有するコアと、少なくとも１つのＶｓｓｑコンタクト（８）を有する周辺部とを備える。１００から３００オームの間の値を持つ抵抗が、各Ｖｓｓｑコンタクト（８）と、Ｖｓｓｃコンタクト（７，９）との間に設けられる。抵抗（１１）の値は、スルーレート制御されていない出力ドライバの場合は２５０オームより大きいことが好ましく、スルーレート制御されている出力ドライバの場合は高くても２５０オーム程度が好ましい。抵抗（１１）は、Ｖｓｓｑパッドに設けられてもよい。

43. 发明专利

JP3490045B2 Low-noise buffer circuit 有权
公开(公告)号：JP3490045B2
公开(公告)日：2004-01-26
申请号：JP2000125454
申请日：2000-04-26
申请人： Necマイクロシステム株式会社
发明人：剛史大野
IPC分类号： H03K19/0175 , H03K5/00 , H03K5/13 , H03K19/003
CPC分类号： H03K19/00361 , H03K5/133 , H03K2005/00078

44. 发明专利

JP2003273725A Integrated circuit logic device 审中-公开
标题翻译：集成电路逻辑器件
公开(公告)号：JP2003273725A
公开(公告)日：2003-09-26
申请号：JP2002268103
申请日：2002-09-13
申请人： Sony Corp , United Memories Inc , ソニー株式会社 , ユナイテッド・メモリーズ・インコーポレーテッド
发明人： PARRIS MICHAEL C
IPC分类号： H01L21/8238 , G05F3/24 , H01L27/092 , H03K19/00 , H03K19/003 , H03K19/0948
CPC分类号： H03K19/00361 , G05F3/24
摘要： PROBLEM TO BE SOLVED: To reduce current leakage from a circuit without losing the state of a logic device, a register or the like in a 'stand-by' mode.
SOLUTION: A logic circuit includes additional upper and lower MOS transistors for coupling external voltage supplies to internal voltage nodes instead of using PN diodes to clamp internal voltage at a level capable of maintaining data in the logic circuit. Since the external power supply voltage is used, the threshold voltage of the transistor is boosted by increasing a body effect in the 'stand-by' mode and current leakage is reduced.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：为了减少来自电路的电流泄漏，而不会以“待机”模式丢失逻辑器件，寄存器等的状态。
解决方案：逻辑电路包括用于将外部电压源耦合到内部电压节点的附加上部和下部MOS晶体管，而不是使用PN二极管将内部电压钳位在能够维持逻辑电路中的数据的电平。由于使用外部电源电压，所以通过增加“备用”模式下的体效应来提高晶体管的阈值电压，并降低电流泄漏。版权所有（C）2003，JPO

45. 发明专利

JPS59207723A Pulse shaping circuit 失效
标题翻译：脉冲形状电路
公开(公告)号：JPS59207723A
公开(公告)日：1984-11-24
申请号：JP8087783
申请日：1983-05-11
申请人： Hitachi Ltd
发明人： KOKUBO MASARU , FUJII FUMIAKI
IPC分类号： H03K4/94 , H03K3/356 , H03K4/50 , H03K5/00 , H03K5/151 , H03K7/08 , H03K19/003
CPC分类号： H03K19/00361 , H03K3/356104 , H03K5/00
摘要： PURPOSE:To enable to form a pulse signal having optional inclination by using a signal forming device such as a kind of inverter, thereby enabling to make rise and fall speed of a signal equal and to set to desired inclination. CONSTITUTION:Signal forming devices 20c and 20d are constituted in the same way as signal forming device 20a and 20b consisting of constant current sources 11a, 12a or 11b, 12b and MOSFETs Q1a, Q2a or Q1b, Q2b that consist a CMOS inverter connected between power source voltage VDD and VSS with said current sources between. For the constant current source 11a-12b, MOSFET that works as a constant current element by receiving the constant bias voltage in the gate is used, and able to form a signal of optional inclination by changing the magnitude of bias voltage. Above-mentioned signal forming devices 20a- 20d output a signal of inverted input signal, and can be regarded as a kind of inverter.
摘要翻译：目的：通过使用诸如一种逆变器的信号形成装置，能够形成具有可选择的倾斜度的脉冲信号，从而能够使信号的上升和下降速度相等并设定为期望的倾斜度。结构：信号形成装置20c和20d的构成方式与由恒流源11a，12a或11b，12b组成的信号形成装置20a和20b相同，MOSFET Q1a，Q2a或Q1b，Q2b由连接在功率之间的CMOS反相器构成源电压VDD和VSS与所述电流源之间。对于恒流源11a-12b，使用通过在栅极中接收恒定偏置电压而作为恒定电流元件的MOSFET，并且能够通过改变偏置电压的大小来形成可选择的倾斜信号。上述信号形成装置20a- 20d输出反相输入信号的信号，并且可以被认为是一种逆变器。

46. 发明专利

JPS59171320A Semiconductor integrated circuit 失效
标题翻译：半导体集成电路
公开(公告)号：JPS59171320A
公开(公告)日：1984-09-27
申请号：JP4546183
申请日：1983-03-18
申请人： Nec Corp
发明人： MIYAGI ISAMU
IPC分类号： H03K19/003
CPC分类号： H03K19/00361 , H03K19/00384
摘要： PURPOSE:To obtain a semiconductor integrated circuit operated stably against electric disturbance such as power supply fluctuation, electromagnetic induction or the like by transmitting and receiving a logical signal from an external device in terms of a difference voltage of a couple of complementary electric signals. CONSTITUTION:The right side from a boundary line X-X' is a circuit diagram of the inside of a semiconductor integrated circuit representing a logical signal input section of an example of the execution, and the left side is the external part. Two electric signals Vin, V'in are used as an input signal. In both diagrams, a voltage difference of the input signals Vin-V'in>0V corresponds to ''1'' and Vin-V'in
摘要翻译：目的：通过从两个互补电信号的差分电压发送和接收来自外部设备的逻辑信号，获得稳定地对电力波动，电磁感应等电力干扰进行操作的半导体集成电路。构成：边界线X-X'的右侧是表示执行例的逻辑信号输入部的半导体集成电路的内部的电路图，左侧是外部部分。两个电信号Vin，V'in用作输入信号。在这两个图中，输入信号Vin-V'in> 0V的电压差对应于“1”，Vin-V'in <0V对应于逻辑信号“O”。例如，电压差V = Vin-V'in由差分放大器1或推挽放大器3-6放大，并且在集成电路内部获得成对的逻辑信号Vs，V。

47. 发明专利

JPS5963094A Memory device 失效
标题翻译：内存设备
公开(公告)号：JPS5963094A
公开(公告)日：1984-04-10
申请号：JP17428782
申请日：1982-10-04
申请人： Fujitsu Ltd
发明人： AOYAMA KEIZOU , AZUMA KENJI , SUZUKI YASUAKI
IPC分类号： G11C11/41 , G11C8/00 , G11C8/18 , H03K19/003 , G11C11/34
CPC分类号： H03K19/00361 , G11C8/00 , G11C8/18
摘要： PURPOSE: To prevent the increment of the power consumption, by providing an address change detecting circuit and invalidating a power supply circuit for an address decoding circuit for a predetermined period by the output of this detecting circuit.
CONSTITUTION: Respective bits A
0 , A
1 WA
m of address information are supplied to an address change detecting circuit 4; and when any bit is changed, the circuit 4 generates control signals ϕ and -ϕ for a prescribed time. Control signals -ϕ and ϕ are supplied to transistors 5 and 6, and an output X is invalidated while control signals ϕ and -ϕ exist. If the power-down state is set apparently, only a decoding circuit to detect the address change correctly is operated.
COPYRIGHT: (C)1984,JPO&Japio
摘要翻译：目的：为了防止功耗的增加，通过提供地址变化检测电路，并且通过该检测电路的输出使地址解码电路的电源电路达到预定周期。构成：将地址信息的相应位A0，A1-Am提供给地址变化检测电路4; 并且当任何位被改变时，电路4在规定的时间内产生控制信号phi和-phi。控制信号-phi和phi被提供给晶体管5和6，并且输出X无效，同时存在控制信号phi和-phi。如果掉电状态设置明显，则仅操作用于检测地址改变的解码电路。

48. 发明专利

JPS5922443A Semiconductor input buffer device 失效
标题翻译：半导体输入缓冲器器件
公开(公告)号：JPS5922443A
公开(公告)日：1984-02-04
申请号：JP13178882
申请日：1982-07-28
申请人： Fuji Electric Co Ltd , Fuji Electric Corp Res & Dev Ltd
发明人： AKANUMA SHINICHI
IPC分类号： H03K19/0948 , H03K19/003 , H03K19/0185
CPC分类号： H03K19/00361 , H03K19/018521
摘要： PURPOSE:To obtain a semiconductor input buffer device immune from noise and with low power consumption, by making the sum of an absolute value of the threshold voltage of a Pch FET constituting an input inverter circuit and the threshold voltage of an Nch FET greater than the power supply voltage of the inverter circuit. CONSTITUTION:The source of a P-channel MOSFET3 constituting the input inverter circuit 1 is connected of its source to a power supply positive terminal and the drain is connected to an input terminal of an output inverter circuit 2. The source of an N-channel MOSFET 4 is connected to a power supply negative terminal 7 and the drain is connected to the drain of the MOSFET3 and an input terminal of the inverter circuit 2. Gates of the FETs 3, 4 are connected mutually and led to an input terminal 5. On the other hand, MOSFETs 6, 7 constituting the output inverter circuit 2 are connected in the same way as the inverter circuit 1, and the drains are connected together and led to an output terminal 8.
摘要翻译：目的：通过将构成输入反相器电路的Pch FET的阈值电压的绝对值和NchFET的阈值电压的和大于等于0的半导体输入缓冲器，以免噪声和低功耗，逆变电路的电源电压。构成：构成输入逆变器电路1的P沟道MOSFET3的源极与电源正极连接，漏极连接到输出反相电路2的输入端.N沟道的源极 MOSFET4连接到电源负端子7，漏极连接到MOSFET3的漏极和反相器电路2的输入端子.FET3,3的栅极相互连接并被引导到输入端子5。另一方面，构成输出逆变器电路2的MOSFET6,7以与逆变器电路1相同的方式连接，并且将漏极连接在一起，并被引导到输出端子8。

49. 发明专利

JP2018508147A バックパワリング防止付き出力ドライバ审中-公开
公开(公告)号：JP2018508147A
公开(公告)日：2018-03-22
申请号：JP2017544713
申请日：2016-01-26
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：チェン、ウィルソン・ジャンボ , タン、チュー−グアン , ジャリリゼイナリ、レザ
IPC分类号： H03K19/003 , H03K19/0175 , H03K19/0185
CPC分类号： H03K17/26 , H03K17/18 , H03K19/00315 , H03K19/00361
摘要：バッファトランジスタ(MP1)のゲートに結合された信号リード(PCLT)をパッド電圧(PadSig)に帯電することで及びバッファトランジスタ(MP1)のボディ(235)をパッド電圧(PadSig、NW)に帯電することで、バックパワー条件中、バックパワーからバッファトランジスタ(MP1)を保護するバックパワー防止回路(205)が提供される。【選択図】図2

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