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31. 发明专利

JPWO2009122843A1 周波数シンセサイザおよび発振器の発振周波数制御方法有权
公开(公告)号：JPWO2009122843A1
公开(公告)日：2011-07-28
申请号：JP2010505488
申请日：2009-03-03
申请人：日本電気株式会社
发明人：正前多 , 正前多
IPC分类号： H03L7/091 , H03K5/14 , H03K5/26 , H03L7/06 , H03L7/087
CPC分类号： H03L7/085 , H03L7/1806
摘要：低電圧駆動で高速化されたPLL回路で、高精度に周波数制御を行う。位相検出器51で、基準信号FREFの発振器出力CKVに対する目標逓倍数を示す周波数制御語(FCW)をFREFのタイミングで累算して、FREFの位相ΦR01を、位相検出器52で、CKVのクロック数をFREFのタイミングで累算して、CKVの位相ΦV01を、位相検出器53で、CKVのクロック数をFREFの遅延素子61分遅れたタイミングfR1で累算して、CKVの位相ΦV02をする。位相検出器57で、CKVのクロック数をFREFの遅延素子61、62分遅れたタイミングfR2で累算して、CKVの位相ΦV00を検出し、これとΦV01とを加減算し、その結果を除算器86で除して遅延素子1段分のCKVのクロック数Φ0を算出する。ΦR01とΦV01を加減算して第1の位相誤差信号を、ΦR01とΦ0との和とΦV02を加減算して第2の位相誤差信号を得、その合成信号によって発振器の周波数を制御する。

32. 发明专利

JPWO2009119599A1 クロック同期システム、ノード、クロック同期方法及びプログラム有权
公开(公告)号：JPWO2009119599A1
公开(公告)日：2011-07-28
申请号：JP2010505685
申请日：2009-03-24
申请人：日本電気株式会社
发明人：高木　和男 , 和男高木 , 英朗吉見 , 英朗吉見
IPC分类号： H04L7/00 , H04L12/56
CPC分类号： H04J3/0664 , H03L7/085 , H03L7/18
摘要：パケットネットワーク上のマスタノードからスレーブノードに送信されたタイムスタンプパケットを利用して、スレーブノードのクロックをマスタノードのクロックに同期させるクロック同期システムであり、スレーブノードが、受信タイムスタンプとスレーブノード側で生成されたタイムスタンプとの間の差分を計算する位相比較部201と、位相比較部で得られた差分に含まれるジッタやノイズを抑圧するLPF部202と、差分を最終的にゼロに追い込むような制御信号を生成するPI制御部203と、生成された制御信号に応じた周波数のクロック信号を出力するVOC部204と、クロック信号の周波数をアップコンバートした周波数のクロック信号を生成する分周部205と、分周部からのクロック信号を元にタイムスタンプを出力するタイムスタンプ生成部206と、タイムスタンプ生成部からのタイムスタンプの分解能を上げる分解能変換部207とを含む。

33. 发明专利

JP2011023804A Phase-locked loop circuit and communication device 有权
标题翻译：相位锁定环路和通信设备
公开(公告)号：JP2011023804A
公开(公告)日：2011-02-03
申请号：JP2009164725
申请日：2009-07-13
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： UEDA KEISUKE , UOZUMI TOSHIYA , ENDO RYO
IPC分类号： H03L7/091 , H03L7/08
CPC分类号： H03L7/085 , H03L7/0802 , H03L7/1077 , H03L7/18 , H03L2207/50
摘要： PROBLEM TO BE SOLVED: To provide a PLL (Phase-Locked Loop) circuit where low power consumption and miniaturization are both achieved. SOLUTION: A phase comparator 2 at the PLL circuit includes a counter 16 and a time digital converter 13. The counter 16 receives a reference clock signal REF, a low frequency clock signal CLKA, obtained by frequency division of the output of a digitally controlled oscillator, and a high frequency clock signal CLKB. The counter 16 counts the clock number of the high frequency clock signal CLKB to detect phase difference between the reference clock signal REF and the low frequency clock signal CLKA. The time digital converter 13 receives the reference clock signal REF and the low frequency clock signal CLKA. The time digital converter 13 detects the phase difference between the reference clock signal REF and the low frequency clock signal CLKA in accuracy of a time period shorter than the period of the high frequency clock signal CLKB, after the output of the counter 16 enters into a predetermined range. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供两个实现低功耗和小型化的PLL（锁相环）电路。解决方案：PLL电路的相位比较器2包括一个计数器16和一个时间数字转换器13.计数器16接收一个参考时钟信号REF，一个低频时钟信号CLKA，通过对一个数字控制振荡器和高频时钟信号CLKB。计数器16对高频时钟信号CLKB的时钟数进行计数，以检测参考时钟信号REF和低频时钟信号CLKA之间的相位差。时间数字转换器13接收参考时钟信号REF和低频时钟信号CLKA。时间数字转换器13在计数器16的输出进入其中之后，在比高频时钟信号CLKB的周期更短的时间周期内精确地检测参考时钟信号REF和低频时钟信号CLKA之间的相位差预定范围。版权所有（C）2011，JPO＆INPIT

34. 发明专利

JP4623678B2 Pll circuit 有权
公开(公告)号：JP4623678B2
公开(公告)日：2011-02-02
申请号：JP2007534281
申请日：2006-07-27
申请人：パナソニック株式会社
发明人：龍鎮岡本 , 恭子平田 , 幸生有馬 , 剛志江渕
IPC分类号： H03L7/10 , H03K5/26 , H03L7/08 , H03L7/095 , H03L7/183
CPC分类号： H03L7/10 , H03L7/085 , H03L7/099 , H03L7/0995 , H03L7/1976

35. 发明专利

JP2011504031A Method and apparatus for preventing the variation of the output clock pulse, which is the digital generation 有权
公开(公告)号：JP2011504031A
公开(公告)日：2011-01-27
申请号：JP2010533451
申请日：2008-10-10
申请人：ローデウントシュワルツゲゼルシャフトミットベシュレンクテルハフツングウントコンパニーコマンディットゲゼルシャフトRohde & Schwarz GmbH & Co.KG
发明人：バルツ，クリストフ , マイヤー，ニクラス
IPC分类号： H04L7/00 , H03K5/00
CPC分类号： H04J3/0632 , H03L7/085 , H03L7/0991 , H03L2207/50
摘要：デジタル生成される出力クロックパルスの変動を防止する装置は、デジタルクロックパルス発生器（１９）とバッファ（２９）と充填レベル計測器（２８）と、コントローラ（２１）を備える。バッファ（２９）は、入力クロックパルスで受信したデジタル信号を保存し、それを出力クロックパルスで出力する。充填レベル計測器（２８）は、バッファ（２９）の充填レベルを測定する。コントローラ（２１）は、デジタル生成される出力クロックパルスの周波数を制御するためにバッファ（２９）の充填レベルを用いる。入力クロックパルスの、出力クロックパルスからのずれは、制御の干渉値である。この装置は、さらに補償装置（１６）を備え、補償装置（１６）は、制御の干渉値の追加の粗い推定を実行し、それを出力クロックパルスの予備補償に用いる。
【選択図】図２

36. 发明专利

JP2010193522A Receiver of signal including transport packet 有权
标题翻译：信号接收器，包括运输包
公开(公告)号：JP2010193522A
公开(公告)日：2010-09-02
申请号：JP2010118159
申请日：2010-05-24
申请人： Thomson Consumer Electronics Inc , トムソンコンシユーマエレクトロニクスインコーポレイテツドThomson Consumer Electronics,Incorporated
发明人： DEISS MICHAEL S
IPC分类号： H04B1/66 , H04N7/173 , G06T9/00 , H03L7/085 , H03L7/181 , H04J3/00 , H04L7/00 , H04L7/033 , H04L12/70 , H04L13/08 , H04N7/08 , H04N7/081 , H04N7/24 , H04N7/62 , H04N11/04 , H04N19/00 , H04N19/89 , H04N21/236 , H04N21/43 , H04N21/434
CPC分类号： H04N19/61 , H03L7/085 , H03L7/181 , H04N19/00 , H04N19/70 , H04N21/23608 , H04N21/23614 , H04N21/4305 , H04N21/4348
摘要： PROBLEM TO BE SOLVED: To develop synchronization of a multiplexing and transport packetizing apparatus. SOLUTION: An apparatus for developing synchronization of a signal of an intermediate layer, such as the transport or multiplex layer of a multi-layered compressed video signal, includes, at the encoding end of a system, a counter 23 that is responsive to a system clock 22, and the counted value is embedded in the signal at the transport layer according to a predetermined schedule by a processor 13. At the receiving end of the system, an inverse transport processor 18 supplies to a system clock generator 27 a PCR and control signals from auxiliary transport data. The clock generator 27 generates, in response to these signals, a system clock signal at least synchronizing with the operation of the inverse transport processor 18. The system clock signal is supplied to a receiving system controller 26 to control the timing of processing elements. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：开发多路复用和传送打包装置的同步。解决方案：用于开发诸如多层压缩视频信号的传输层或复用层的中间层的信号的同步的装置在系统的编码端包括响应性的计数器23 到系统时钟22，并且根据处理器13根据预定的时间表将计数值嵌入在传输层的信号中。在系统的接收端，反向传输处理器18提供给系统时钟发生器27a 来自辅助传输数据的PCR和控制信号。时钟发生器27响应于这些信号产生至少与反向传输处理器18的操作同步的系统时钟信号。系统时钟信号被提供给接收系统控制器26以控制处理元件的定时。版权所有（C）2010，JPO＆INPIT

37. 发明专利

JP2010161797A High performance signal generation 有权
标题翻译：高性能信号发生
公开(公告)号：JP2010161797A
公开(公告)日：2010-07-22
申请号：JP2010057324
申请日：2010-03-15
申请人： Teradyne Inc , テラダインインク
发明人： XU FANG
IPC分类号： H03L7/085 , H03L7/091 , G01R25/00 , G01R25/04 , G01R31/28 , G01R31/317 , G01R31/319 , H03D3/00 , H03D13/00 , H03L7/00 , H03L7/087 , H03L7/16
CPC分类号： H03L7/085 , G01R25/04 , G01R31/31709 , G01R31/31922 , H03D13/003 , H03L7/087 , H03L7/091 , H03L7/16
摘要： PROBLEM TO BE SOLVED: To provide a high performance phase detector including a local digital oscillator for generating a digital reference signal of programmable frequency and phase. SOLUTION: A phase detector accumulates a difference in phase between a digital reference signal and a sampled input signal to generate an index of phase error. The phase detector can be advantageously used in a frequency synthesizer to generate signals with low phase noise and accurate phase control. Synthesizers of this type can further be used like building blocks in ATE systems and other electronic systems for generating low jitter clocks and waveforms. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一种包括本地数字振荡器的高性能相位检测器，用于产生可编程频率和相位的数字参考信号。解决方案：相位检测器累积数字参考信号和采样输入信号之间的相位差，以产生相位误差的指标。相位检测器可以有利地用于频率合成器中以产生具有低相位噪声和精确相位控制的信号。这种类型的合成器可以进一步用于ATE系统和其他电子系统中的构建块，用于产生低抖动时钟和波形。版权所有（C）2010，JPO＆INPIT

38. 发明专利

JP4452410B2 Direct digital frequency synthesis that can limit the Supua 有权
公开(公告)号：JP4452410B2
公开(公告)日：2010-04-21
申请号：JP2000605310
申请日：2000-03-16
申请人：パナソニック株式会社
发明人：サンダー・ウェンデル , サンダー・ブライアン
IPC分类号： H03B28/00 , H03L7/08 , H03C3/00 , H03C3/09 , H03L7/085 , H03L7/089 , H03L7/18
CPC分类号： H03C3/0991 , H03C3/0933 , H03C3/0941 , H03C3/095 , H03C3/0966 , H03L7/085 , H03L7/0891 , H03L7/1806

39. 发明专利

JP2010510720A Calibration of the delay line 有权
公开(公告)号：JP2010510720A
公开(公告)日：2010-04-02
申请号：JP2009537296
申请日：2007-11-12
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：エクバル、アマル , ジュリアン、デイビッド・ジョナサン , リー、チョン・ユー．
IPC分类号： H03L7/081
CPC分类号： H03L7/0812 , H03L7/085
摘要：調整可能な遅延線は、目標値に、または希望の値の範囲内に遅延線の遅延を維持するように較正される。いくつかの態様において、遅延線を通った信号の累積的な遅延（例えばカウントにより示されるように）が、ある期間にわたって算定されるように、信号は遅延線を複数回通して渡される。前記カウントは、予定カウントと比較される。そして、この比較に基づいて、必要なときには、遅延線の遅延は調節される。いくつかの態様において、信号はデジタル信号を含み得る。いくつかの態様において、遅延線を通った遅延は、遅延線により信号に与えられた位相シフトにより引き起こされる信号における振幅変化の分析に基づいて算定され得る。いくつかの態様において、遅延線は、送信基準信号を生成する、および／または処理するように送信基準システムに組み入れられる。

40. 发明专利

JP4416351B2 Phase comparing circuit and the optical receiver 有权
公开(公告)号：JP4416351B2
公开(公告)日：2010-02-17
申请号：JP2001119438
申请日：2001-04-18
申请人：富士通株式会社
发明人：裕幸六川 , 大輔山崎 , 公池内 , 正昭河合
IPC分类号： H03L7/08 , H04L7/033 , H03L7/085 , H03L7/091 , H04B10/07 , H04B10/556 , H04B10/69
CPC分类号： H03L7/085 , H03L7/091 , H04L7/033

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