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11. 发明专利

JP2013078129A Frequency adjusting apparatus and dll circuit including the same 审中-公开
标题翻译：频率调整装置和DLL电路，包括它们
公开(公告)号：JP2013078129A
公开(公告)日：2013-04-25
申请号：JP2012262223
申请日：2012-11-30
申请人： Sk Hynix Inc , エスケーハイニックス株式会社SK hynix Inc.
发明人： CHO KOSHUN , CHUN JUN HYUN
IPC分类号： H03L7/081 , H03K5/135
CPC分类号： H03L7/0814
摘要： PROBLEM TO BE SOLVED: To provide a frequency adjusting apparatus for reducing electromagnetic interference of a semiconductor integrated circuit, and to provide a DLL circuit including the frequency adjusting apparatus.SOLUTION: A frequency adjusting apparatus of the present invention comprises: a frequency control signal generating section for generating a frequency control signal with a plurality of bits by dividing a frequency of a reference clock in a plurality of frequency dividing ratios; and a frequency adjusting section for adjusting the frequency of the inputted reference clock in response to the frequency control signal with the plurality of bits.
摘要翻译：要解决的问题：提供一种用于降低半导体集成电路的电磁干扰的频率调节装置，并提供包括频率调节装置的DLL电路。解决方案：本发明的频率调节装置包括：频率控制信号产生部分，用于通过以多个分频比除以参考时钟的频率来产生具有多个位的频率控制信号; 以及频率调整部分，用于响应于具有多个位的频率控制信号来调节输入的参考时钟的频率。版权所有（C）2013，JPO＆INPIT

12. 发明专利

JP2013514045A Adaptive clock generator, the system and method 有权
公开(公告)号：JP2013514045A
公开(公告)日：2013-04-22
申请号：JP2012544724
申请日：2010-12-14
申请人：クアルコム,インコーポレイテッド
发明人：マニシュ・ガーグ , チアミン・チャイ , ジェフリー・トッド・ブリッジズ
IPC分类号： H03K5/135 , H03L7/00
CPC分类号： H03K3/0315 , H03K2005/00058 , H03K2005/00215
摘要： Adaptive clock generators, systems, and related methods than can be used to generate a clock signal for a functional circuit to avoid or reduce performance margin are disclosed. In certain embodiments, a clock generator autonomously and adaptively generates a clock signal according to a delay path(s) provided in a delay circuit(s) relating to a selected delay path(s) in the functional circuit(s). The clock generator includes a delay circuit(s) adapted to receive an input signal and delay the input signal by an amount relating to a delay path(s) of a functional circuit(s) to produce an output signal. A feedback circuit is coupled to the delay circuit(s) and responsive to the output signal, wherein the feedback circuit is adapted to generate the input signal back to the delay circuit(s) in an oscillation loop configuration. The input signal can be used to provide a clock signal to the functional circuit(s).

13. 发明专利

JP2013069402A Semiconductor device, shift register, and display device 有权
标题翻译：半导体器件，移位寄存器和显示器件
公开(公告)号：JP2013069402A
公开(公告)日：2013-04-18
申请号：JP2012245149
申请日：2012-11-07
申请人： Semiconductor Energy Lab Co Ltd , 株式会社半導体エネルギー研究所
发明人： UMEZAKI ATSUSHI
IPC分类号： G11C19/28 , G02F1/133 , G02F1/1368 , G09G3/20 , G11C19/00 , H01L51/50 , H03K5/135
CPC分类号： G11C19/184 , G09G3/3266 , G09G3/3648 , G09G3/3677 , G09G2300/0426 , G09G2310/0267 , G09G2310/0275 , G09G2310/0286 , G09G2310/0289 , G09G2320/02 , G09G2320/043 , G09G2330/021 , G09G2330/023
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device and a shift register circuit which have few noises in a non-chosen period, and are not always turning on a transistor.SOLUTION: A first to fourth transistors are prepared. Either one side of a source and a drain of the first transistor is connected to a first wiring and the other side is connected with a gate electrode of the second transistor. The gate electrode is connected to a fifth wiring, either one side of the source or the drain of the second transistor is connected to a third wiring and the other side is connected to a sixth wiring. Either one side of the source and the drain of the third transistor is connected to a second wiring and the other side is connected to the gate electrode of the second transistor. The gate electrode is connected to the fourth wiring, either one side of the source and the drain of the fourth transistor is connected to the second wiring, and the other side is connected to the sixth wiring. The gate electrode is connected to the fourth wiring.
摘要翻译：要解决的问题：提供一种半导体器件和移位寄存器电路，其在非选择的周期内具有很少的噪声，并且不总是导通晶体管。解决方案：准备第一至第四晶体管。第一晶体管的源极和漏极的一侧连接到第一布线，而另一侧与第二晶体管的栅电极连接。栅电极连接到第五布线，第二晶体管的源极或漏极的一侧连接到第三布线，另一侧连接到第六布线。第三晶体管的源极和漏极的一侧连接到第二布线，另一侧连接到第二晶体管的栅电极。栅电极连接到第四布线，源的一侧和第四晶体管的漏极连接到第二布线，另一侧连接到第六布线。栅电极连接到第四布线。版权所有（C）2013，JPO＆INPIT

14. 发明专利

JP2013030984A Delay-locked loop circuit and lockup method 审中-公开
标题翻译：延迟锁定环路和锁定方法
公开(公告)号：JP2013030984A
公开(公告)日：2013-02-07
申请号：JP2011165637
申请日：2011-07-28
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： SHIHARA MASAHIKO
IPC分类号： H03L7/081 , H03K5/135 , H03L7/00
摘要： PROBLEM TO BE SOLVED: To implement a fast lockup time while suppressing an increase in layout area.SOLUTION: A delay-locked loop circuit 1 includes a delay line 3, an initial delay monitoring section 4, a phase comparison section 8, a delay control section 5 and a fine delay section 6. The initial delay monitoring section 4 includes a plurality of phase comparing flip-flops for comparing phases of a reference clock and unit delay clocks output by part of a plurality of unit delay sections. The comparison is repeated in stages of the unit number of phase comparing flip-flops to perform initial delay monitoring over the entire extent.
摘要翻译：要解决的问题：实现快速锁定时间，同时抑制布局面积的增加。解决方案：延迟锁定环路1包括延迟线3，初始延迟监视部分4，相位比较部分8，延迟控制部分5和精细延迟部分6.初始延迟监测部分4包括多个相位比较触发器，用于比较参考时钟的相位和由多个单位延迟部分的一部分输出的单位延迟时钟。该比较在单位数比较触发器的阶段重复，以在整个程度上执行初始延迟监测。版权所有（C）2013，JPO＆INPIT

15. 发明专利

JP2013021396A Semiconductor device and control method of the same 审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：JP2013021396A
公开(公告)日：2013-01-31
申请号：JP2011150859
申请日：2011-07-07
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： ICHIDA HIDEYUKI
IPC分类号： H03L7/081 , G11C11/407 , G11C11/4076 , H03K5/00 , H03K5/135 , H03K5/26
CPC分类号： H03L7/085 , G11C7/222 , H03L7/0814 , H03L7/0816
摘要： PROBLEM TO BE SOLVED: To make a DLL circuit correctly lock even when a jitter component is superimposed on a clock signal.SOLUTION: A semiconductor device comprises a delay line 101 creating a clock signal LCLK depending on a count value of a counter part 102 and an inversion control part 103 controlling whether to invert the clock signal LCLK. The inversion control part 103 outputs the clock signal LCLK with or without inversion after resetting the count value of the counter part 102 to a first initial value. Subsequently, the inversion control part 103 resets the count value of the counter part 102 to a second initial value. According to the present invention, though the inversion control part 103 inverts the clock signal LCLK improperly or not inverts the clock signal LCLK improperly due to an influence of jitter and the like, down count (or up count) does not repeat multiple times. Accordingly, offset values can be used as the first and the second initial values.
摘要翻译：要解决的问题：即使当抖动分量叠加在时钟信号上时，也使DLL电路正确锁定。解决方案：半导体器件包括根据计数器部分102的计数值产生时钟信号LCLK的延迟线101和控制是否反转时钟信号LCLK的反相控制部分103。在将计数器部102的计数值复位为第一初始值之后，反转控制部103输出具有或不具有反转的时钟信号LCLK。随后，反转控制部103将计数部102的计数值复位为第二初始值。根据本发明，尽管反转控制部分103由于抖动等的影响而使时钟信号LCLK不正确地反转或不使时钟信号LCLK不正确地反转，但是下降计数（或向上计数）不重复多次。因此，偏移值可以用作第一和第二初始值。版权所有（C）2013，JPO＆INPIT

16. 发明专利

JP2012532369A Techniques of adjusting the clock signal to compensate for the noise 审中-公开
公开(公告)号：JP2012532369A
公开(公告)日：2012-12-13
申请号：JP2012517540
申请日：2010-05-31
申请人：ラムバス・インコーポレーテッド
发明人：ザーブ，ジャレッド , バトラ，プラディープ , レーボヴィッツ，ブライアン
IPC分类号： G06F1/12 , H03K5/135 , H03K19/00
CPC分类号： H04L25/0264 , G06F1/10 , H03K5/1252
摘要：【課題】クロック信号を調節してノイズを補償することである。
【解決手段】第１の集積回路（ＩＣ）は、調節可能な遅延回路と第１のインターフェイス回路とを有する。第１のインターフェイス回路に与える遅延クロック信号を作り出すために、調節可能な遅延回路に第１のクロック信号が与えられる。第２のＩＣは、電源電圧検知回路と、第１のＩＣを相手にデータを転送する第２のインターフェイス回路とを有する。電源電圧検知回路は、第２のＩＣの電源電圧内のノイズを示すノイズ信号を第１のＩＣに与える。そのノイズ信号に基づいて、調節可能な遅延回路が遅延クロック信号の遅延を調節する。他の実施形態では、エッジが着色されたクロック信号が、集積回路（ＩＣ）間で高周波ジッタを共通にすることにより、それらのＩＣ間のデータ伝送における高周波ジッタの影響を減らす。他の実施形態では、電源電圧を使用して複数のＩＣ上でクロック信号を生成する。
【選択図】図１

17. 发明专利

JPWO2010150303A1 タイミング発生器および試験装置有权
公开(公告)号：JPWO2010150303A1
公开(公告)日：2012-12-06
申请号：JP2011519306
申请日：2009-06-22
申请人：株式会社アドバンテスト
发明人：昌克須田 , 昌克須田
IPC分类号： H03K5/135
CPC分类号： G06F7/68 , G01R31/31922 , H03K5/00006 , H03M9/00
摘要：入力信号を遅延させたタイミング信号を出力するタイミング発生器であって、与えられる動作クロックの周期の整数倍に応じた遅延量で、入力信号をそれぞれ遅延させたレート信号を出力する第1の周期遅延部および第2の周期遅延部と、入力される信号を動作クロックの周期未満の遅延量で遅延させたタイミング信号を出力する第1の高精度遅延部と、第1の高精度遅延部に対して、第1の周期遅延部が出力するレート信号を入力する低速モードで動作するか、または、第1の周期遅延部が出力するレート信号および第2の周期遅延部が出力するレート信号をインターリーブした信号を入力する高速モードで動作するかを切り替えるモード切替部とを備えるタイミング発生器、および、当該タイミング発生器を用いた試験装置を提供する。

18. 发明专利

JP2012195681A Sampling clock generation circuit, image reading device and electronic apparatus 有权
标题翻译：采样时钟发生电路，图像读取装置和电子装置
公开(公告)号：JP2012195681A
公开(公告)日：2012-10-11
申请号：JP2011056726
申请日：2011-03-15
申请人： Ricoh Co Ltd , 株式会社リコー
发明人： MIYANISHI ISAMU , KANNO TORU
IPC分类号： H03K5/00 , H03K5/135 , H03L7/081 , H04N1/028 , H04N5/232
CPC分类号： H03K5/135 , H03L7/07 , H03L7/0814 , H04N1/047 , H04N1/19 , H04N2201/04786
摘要： PROBLEM TO BE SOLVED: To provide a sampling clock generation circuit that has an aperture delay calibration function of reducing an aperture delay.SOLUTION: The sampling clock generation circuit includes: sampling clock generation means comprising delay circuits 21, 22 and a clock generator 23 for delaying an output clock signal from an SSCG 11 by a predetermined delay to generate a sampling clock signal to be supplied to a sampling hold circuit; a delay flip-flop 24 for comparing the phases of the sampling clock signal and a CCD driving clock signal generated from the output clock signal from the SSCG 11 to output a phase comparison result; and a control logic circuit 20 for controlling the delay by the sampling clock generation means in accordance with the phase comparison result such that the phase difference between the driving clock signal and the sampling clock signal substantially becomes zero.
摘要翻译：要解决的问题：提供具有减小孔径延迟的孔径延迟校准功能的采样时钟产生电路。解决方案：采样时钟产生电路包括：采样时钟产生装置，包括延迟电路21,22和时钟发生器23，用于将来自SSCG 11的输出时钟信号延迟预定延迟，以产生要提供的采样时钟信号到采样保持电路; 延迟触发器24，用于比较采样时钟信号的相位和从SSCG11的输出时钟信号产生的CCD驱动时钟信号，以输出相位比较结果; 以及控制逻辑电路20，用于根据相位比较结果控制采样时钟产生装置的延迟，使得驱动时钟信号和采样时钟信号之间的相位差基本上变为零。版权所有（C）2013，JPO＆INPIT

19. 发明专利

JP4996385B2 Signal delay circuit 有权
公开(公告)号：JP4996385B2
公开(公告)日：2012-08-08
申请号：JP2007197621
申请日：2007-07-30
申请人：旭化成エレクトロニクス株式会社
发明人：慎太郎時平
IPC分类号： H03K5/135

20. 发明专利

JP2012044489A Skew adjusting circuit 有权
标题翻译： SKEW调整电路
公开(公告)号：JP2012044489A
公开(公告)日：2012-03-01
申请号：JP2010184524
申请日：2010-08-20
申请人： Fujitsu Semiconductor Ltd , 富士通セミコンダクター株式会社
发明人： ITO ATSUSHI , KOJIMA SUSUMU
IPC分类号： H03K5/00 , H03K5/12 , H03K5/135 , H03K19/0175
摘要： PROBLEM TO BE SOLVED: To provide a skew adjusting circuit that can supply skew fitted to the operation state of LSI, etc. to plural signals.SOLUTION: A delay adjusting circuit is provided to an integrated circuit having first and second signal lines through which first and second signals are transmitted, first and second buffer circuits to which the first and second signals transmitted through the first and second signal lines are input, and has first and second delay circuits provided at the respective front stages of the first and second buffer circuits, a skew measuring circuit for measuring skew between the first and second signals, and a delay adjusting circuit for determining delay amounts of the first and second delay circuits on the basis of the measured skew measured by the skew measuring circuit and setting the determined delay amounts to the first and second delay circuits.
摘要翻译：要解决的问题：提供一种能够提供与LSI等的操作状态相适应的偏斜等于多个信号的偏斜调整电路。解决方案：延迟调整电路被提供给具有通过其发送第一和第二信号的第一和第二信号线的集成电路，第一和第二缓冲电路，第一和第二信号通过第一和第二信号线并且具有设置在第一和第二缓冲电路的各个前级的第一和第二延迟电路，用于测量第一和第二信号之间的偏斜的歪斜测量电路和用于确定第一和第二缓冲电路的延迟量的延迟调整电路以及第二延迟电路，基于由偏斜测量电路测量的测量偏斜，并将所确定的延迟量设置到第一和第二延迟电路。版权所有（C）2012，JPO＆INPIT

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