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101. 发明专利

JPS6316785B2 失效
公开(公告)号：JPS6316785B2
公开(公告)日：1988-04-11
申请号：JP13196480
申请日：1980-09-22
申请人： FUJITSU LTD
发明人： AZUMA ISAO , TAMURA HIROSHI
IPC分类号： G06F12/06 , G06F17/16

102. 发明专利

JPS6128150B2 JPS6128150B2 - 失效
公开(公告)号：JPS6128150B2
公开(公告)日：1986-06-28
申请号：JP18225980
申请日：1980-12-23
申请人： Fujitsu Ltd
发明人： NAKATANI SHOJI , TAMURA HIROSHI
IPC分类号： G06F7/00 , G06F9/315 , G06F9/34 , G06F17/16
CPC分类号： G06F9/30032

103. 发明专利

JPS6120906B2 JPS6120906B2 - 失效
公开(公告)号：JPS6120906B2
公开(公告)日：1986-05-24
申请号：JP10153680
申请日：1980-07-24
申请人： Fujitsu Ltd
发明人： TAMURA HIROSHI , MOGI MASANORI , OKAMOTO TETSUO , KAWAI SATORU
IPC分类号： G06F17/16 , G06F15/78
CPC分类号： G06F15/8053

104. 发明专利

JPS6120905B2 JPS6120905B2 - 失效
公开(公告)号：JPS6120905B2
公开(公告)日：1986-05-24
申请号：JP10152980
申请日：1980-07-24
申请人： Fujitsu Ltd
发明人： TAMURA HIROSHI , UCHIDA KEIICHIRO , OKUYA SHIGEAKI , OKAMOTO TETSUO , AZUMA ISAO
IPC分类号： G06F17/16 , G06F15/78
CPC分类号： G06F15/8053

105. 发明专利

JPS6116115B2 JPS6116115B2 - 失效
公开(公告)号：JPS6116115B2
公开(公告)日：1986-04-28
申请号：JP9491081
申请日：1981-06-19
申请人： Fujitsu Ltd
发明人： ITO MIKIO , TAMURA HIROSHI
IPC分类号： G06F12/06 , G06F15/78 , G06F17/16
CPC分类号： G06F15/8053

106. 发明专利

JPS6034134B2 失效
公开(公告)号：JPS6034134B2
公开(公告)日：1985-08-07
申请号：JP9767181
申请日：1981-06-24
申请人： FUJITSU LTD
发明人： TAMURA HIROSHI
IPC分类号： H04L1/00 , G06F11/10 , H03M13/00

107. 发明专利

JPS6017146B2 失效
公开(公告)号：JPS6017146B2
公开(公告)日：1985-05-01
申请号：JP14525279
申请日：1979-11-09
申请人： FUJITSU LTD
发明人： TAMURA HIROSHI , UCHIDA KEIICHIRO , KAMYA YUKIO , MOGI MASANORI
IPC分类号： G06F9/305 , G06F15/78 , G06F17/16

108. 发明专利

JPS5936874A Processor of vector 失效
标题翻译：矢量处理器
公开(公告)号：JPS5936874A
公开(公告)日：1984-02-29
申请号：JP14691682
申请日：1982-08-26
申请人： Fujitsu Ltd
发明人： TAMURA HIROSHI , ITOU KENICHI , OKAMOTO TETSUO
IPC分类号： G06F9/30 , G06F9/48 , G06F15/78 , G06F17/16
CPC分类号： G06F15/8053
摘要： PURPOSE:To execute saving at the generation of an interruption or resetting at the time of release efficiently, by setting up a vector effective display flag to execute a vector instruction when the flag is on and to generate an interruption at the off of the flag. CONSTITUTION:A scalar instruction or a vector instruction is set up in an instruction register 10. The instruction is decoded by a scalar decoding part 11 or a vector decoding part 12. The scalar instruction is sent from the scalar decoding part 11 to a scalar operating part 8 and the vector instruction is sent from the vector decoding part 12 to a vector operating part 9 through a gate 14. An AND gate 14 is opened when the vector effective display flag 13 is set up. An AND gate 15 is opened when the flag 13 is reset. If the vector instruction is decoded when the AND gate 15 is opened, an interruption controlling part 16 generates and interruption.
摘要翻译：目的：为了在释放时产生中断或复位时执行保存，通过设置向量有效显示标志来在标志位置位时执行向量指令，并在标志关闭时产生中断。构成：在指令寄存器10中建立标量指令或向量指令。该指令由标量解码部分11或向量解码部分12解码。标量指令从标量解码部分11被发送到标量运算部分8，并且矢量指令通过门14从矢量解码部分12发送到矢量操作部分9.当设置矢量有效显示标志13时，与门14打开。当标志13被复位时，与门15打开。如果与门15打开时向量指令被解码，则中断控制部分16产生并中断。

109. 发明专利

JPS5845120B2 失效
公开(公告)号：JPS5845120B2
公开(公告)日：1983-10-07
申请号：JP1385378
申请日：1978-02-09
申请人： FUJITSU LTD
发明人： TAMURA HIROSHI
IPC分类号： G06F12/12 , G06F12/08 , G06F12/16 , G11C29/00

110. 发明专利

JPS58149551A STORAGE CONTROLLING SYSTEM 失效
公开(公告)号：JPS58149551A
公开(公告)日：1983-09-05
申请号：JP3132782
申请日：1982-02-27
申请人： FUJITSU LTD
发明人： TAMURA HIROSHI
IPC分类号： G06F12/00 , G06F12/06 , G06F13/16 , G06F15/16 , G06F15/177 , G06F17/16
摘要： PURPOSE:To access data efficiently, by performing different kinds of interleaving by memory addresses when plural main storage units consisting of plural banks are accessed from plural processors. CONSTITUTION:Each of main storage units 11-0-11-7 has 8 banks, and a vector processor VPR 15 has a pipeline or parallel operating device and operates and processes vector data in a high speed. Four busses are provided between the VPR 15 and a memory control unit 12, and one bus is provided between the unit 12 and each of channel CH processors 13-0 and 13-1 and CPUs 14-0 and 14-1. Parts of main storage units 11-0-11-3 are subjected to interleaving ILV in 8 ways, and parts of main storage units 11-4-11-7 are subjected to IVL in 32 ways. Data accessed by OS, CPUs, and CHs are stored in main storage units 11-0-11-3, and data accessed by the VPR 15 are stored in main storage units 11-4-11-7. Consequently, data can be accessed efficiently.

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