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    • 93. 发明专利
    • 変換装置、周辺装置およびプログラマブルコントローラ
    • 转换器,外围设备和可编程控制器
    • JPWO2014068747A1
    • 2016-09-08
    • JP2014544161
    • 2012-11-01
    • 三菱電機株式会社
    • 健太郎 栂野健太郎 栂野
    • H03H17/06H03M1/12
    • G06F13/102G06F13/4221H03H17/06H03M1/12
    • 高速なA/D変換周期を維持したまま、ユーザの所望するフィルタ特性を持ったデジタルフィルタ処理を実現するために、A/D変換装置100は、A/D変換後の複数のデジタル値の夫々が遅延量に応じた固定のアドレスに位置するように記憶する入力データ記憶部131と、係数データ記憶部132と、デジタルフィルタ処理実行要求が入力されたとき、予め設定されたフィルタ特性に基づいて次数とフィルタ係数とを算出し、算出したフィルタ係数の夫々を、対応する遅延量順に配列するとともに対応する遅延量に応じた固定のアドレスに位置するように係数データ記憶部132に格納する係数データ演算部134と、デジタル値を入力データ記憶部131から、フィルタ係数を係数データ記憶部132から、遅延量毎に夫々読出して、読出した遅延量毎の値に基づくフィルタ演算を実行するデジタルフィルタ演算部133と、を備える。
    • 同时保持高速A / D转换周期,丈夫为了实现具有用户,A / D转换器100,经过A / D转换秒的多个数字值的期望的滤波器特性的数字滤波器处理 有一个输入数据存储单元131用于存储,以便被定位在对应于所述延迟量,系数数据存储单元132,固定地址当数字滤波处理执行请求被输入时,基于预先设定的滤波特性 计算度和滤波器系数,分别计算出的滤波器系数,存储在系数数据存储部132的系数,以便为延迟相应量的相应的固定地址以及设置在延迟量顺序数据以位于 计算单元134,从输入数据存储单元131中的数字值,从系数数据存储器单元132的滤波器系数,碲分别读出的每个延迟时间,过滤器主演基于所读取的延迟量的每个值 以执行包括一个数字滤波器运算单元133,。
    • 95. 发明专利
    • アナログ/ディジタル変換回路
    • 模拟/数字转换电路
    • JP2016040647A
    • 2016-03-24
    • JP2014164081
    • 2014-08-12
    • アズビル株式会社
    • 平山 博文
    • H03M1/12G06F3/05
    • G06F3/05H03M1/12
    • 【課題】周期的にアナログ/ディジタル変換を行うアナログ/ディジタル変換回路から連続的に取得した複数のアナログ/ディジタル変換結果の連続性が保たれているか否かを、取得した回路側で判断できるようにする。 【解決手段】本発明に係るアナログ/ディジタル変換回路(10)は、アナログ信号(VA)をディジタル信号(DOUT)に変換するアナログ/ディジタル変換処理を周期的に実行するアナログ/ディジタル変換部(101)と、記憶部(103)と、アナログ/ディジタル変換処理が実行される毎に、アナログ/ディジタル変換処理によるアナログ/ディジタル変換結果(DOUT)と、アナログ/ディジタル変換結果に対応付けられた識別データ(DID)とを記憶部に書き込む制御部(103)と、記憶部に書き込まれたアナログ/ディジタル変換結果と、対応する識別データとを読み出して出力する出力部(106)とを備える。 【選択図】図2
    • 要解决的问题:为了使得已经获得多个模拟/数字转换结果的电路侧能够确定关于从模拟/数字转换电路连续接收的多个模拟/数字转换结果是否连续的模拟/数字转换结果 周期性执行模拟/数字转换。解决方案:根据本发明的模拟/数字转换电路(10)包括:模拟/数字转换单元(101),周期性地执行模拟数字转换处理以将模拟信号(VA) 成为数字信号(DOUT); 存储单元(103); 每当执行模拟/数字转换处理时,通过模拟/数字转换处理将模拟/数字转换结果(DOUT)和模拟/数字转换结果相关联的识别数据(DID)写入存储单元中的控制单元(103) 以及读出模拟/数字转换结果和写入存储单元中的相应识别数据并输出的输出单元(106)。图2
    • 98. 发明专利
    • A/D変換器における帯域幅不整合推定のための方法及び回路
    • A / D转换器中带宽误差估计的方法和电路
    • JP2015231239A
    • 2015-12-21
    • JP2015107082
    • 2015-05-27
    • アイメック・ヴェーゼットウェーIMEC VZW
    • 出口 和亮ボブ・フェルブルッヘンヤン・クラニンクス
    • H03M1/46H03M1/14H03M1/12
    • H03M1/0604H03M1/002H03M1/1071H03M1/109H03M1/468H03M1/00H03M1/12H03M1/1215H03M2201/4233
    • 【課題】時間インターリーブ型A/D変換器(ADC)における帯域幅不整合を推定する為の方法及び回路を提供する。 【解決手段】ADCの各チャネルでキャパシタ3の第2端子を第1状態にプリチャージし、第1のスイッチ可能な経路6を介して印加される参照アナログ入力電圧信号Vrefをサンプリングして第1端子での別の参照電圧信号Vdiffを生成することと、各チャネルで第2端子を第2状態に設定して第1端子において別の参照電圧信号を生成することと、第2のスイッチ可能な経路7を介して参照アナログ入力電圧信号を第1端子に印加して第1端子上で別の参照電圧信号から参照アナログ入力電圧信号への不完全遷移を示す非ゼロセトリング誤差εを生成することと、非ゼロセトリング誤差を量子化して各チャネルにおいて非ゼロセトリング誤差の推定値を取得することと、非ゼロセトリング誤差の推定値を比較して帯域幅不整合推定値を抽出することとを含む。 【選択図】図2
    • 要解决的问题:提供一种用于估计时间交织的A / D转换器(ADC)中的带宽失配的方法和电路。解决方案:该方法包括:将电容器3的第二端子预先充电到每个通道的第一状态 ADC并对通过第一可切换路径6施加的参考模拟输入电压信号Vref进行采样,从而在第一端子中产生不同的参考电压信号Vdiff。 该方法还包括将第二端子设置在每个通道中的第二状态,以在第一端子中产生不同的参考电压信号,以及经由第二可切换路径7将参考模拟输入电压信号施加到第一端子, 零安置错误&egr 指示从第一端子到不同参考电压信号到参考模拟输入电压信号的不完全转变。 该方法还包括量化非零建立误差以获得每个信道中的非零建立误差的估计,以及比较非零建立误差的估计以导出带宽不匹配的估计。