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1. 发明专利

JP2017139049A 半導体装置审中-公开
公开(公告)号：JP2017139049A
公开(公告)日：2017-08-10
申请号：JP2017029767
申请日：2017-02-21
申请人：株式会社半導体エネルギー研究所
发明人：梅崎敦司
IPC分类号： G09G3/3266 , G09G3/36 , G09G3/3275 , G09G3/20 , G02F1/1368 , G02F1/133 , G11C19/28
CPC分类号： H01L27/1255 , G11C19/184 , G11C19/28 , H01L27/0733 , H01L27/124 , H01L27/1251 , G09G2310/0267 , G09G2310/0286 , G09G2320/043 , G09G3/3266
摘要：【課題】高速に動作することができる半導体装置を提供する。【解決手段】ソース及びドレインの一方に第1の信号が入力される第1のトランジスタと、ソース及びドレインの一方に第1の電位が供給され、ゲートに第2の信号が入力される第2のトランジスタと、第1の電極が第1のトランジスタのソース及びドレインの他方と電気的に接続され、第2の電極が第2のトランジスタのソース及びドレインの他方と電気的に接続される容量素子と、を有する。そして、第1の信号がロウレベルであり、第2の信号がハイレベルである第1の期間と、第1の信号がハイレベルであり、第2の信号がロウレベル又はハイレベルである第2の期間と、を有する。【選択図】図1

2. 发明专利

JP2016131183A 半導体装置およびその製造方法有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2016131183A
公开(公告)日：2016-07-21
申请号：JP2015004147
申请日：2015-01-13
申请人：ルネサスエレクトロニクス株式会社
发明人：河合徹 , 中柴康隆 , 秋山豊
IPC分类号： H01L29/78 , H01L21/822 , H01L29/739 , H01L21/8234 , H01L27/06 , H01L27/04
CPC分类号： H01L27/0629 , H01L27/0733 , H01L29/4236 , H01L29/66333 , H01L29/66348 , H01L29/66712 , H01L29/66734 , H01L29/7395 , H01L29/7397 , H01L29/7803 , H01L29/7813 , H01L2224/45144 , H01L24/45 , H01L24/49 , H01L2924/00014
摘要：【課題】半導体チップの面積サイズを増加させることなく、半導体装置の性能向上を図る。【解決手段】例えば、パワートランジスタのソース電極SEと容量素子CAPの上部電極UEとが重なる部分を有する。言い換えれば、パワートランジスタのソース電極SE上に、容量絶縁膜CILを介して、容量素子CAPの上部電極UEが形成されている。つまり、半導体チップCHPの厚さ方向にパワートランジスタと容量素子CAPとが積層配置されている。これにより、半導体チップCHPの平面サイズの増大を抑制しながら、パワートランジスタと電気的に接続される容量素子CAPを追加することができる。【選択図】図3
摘要翻译：要解决的问题：提高半导体器件的性能，而不增加半导体芯片的面积尺寸。解决方案：半导体器件具有功率晶体管的源电极SE和电容元件CAP的上电极UE的部分彼此重叠换句话说，电容元件CAP的上电极UE通过电容绝缘膜CIL形成在功率晶体管的源电极SE上。也就是说，功率晶体管和电容元件CAP以层叠方式布置在半导体芯片CHP的厚度方向上。利用该组成，可以增加与功率晶体管电连接的电容元件CAP，同时抑制半导体芯片CHP的平面尺寸的增加。图3

3. 发明专利

JP2013048220A Semiconductor device 有权
标题翻译：半导体器件
公开(公告)号：JP2013048220A
公开(公告)日：2013-03-07
申请号：JP2012160177
申请日：2012-07-19
申请人： Semiconductor Energy Lab Co Ltd , 株式会社半導体エネルギー研究所
发明人： YAMAZAKI SHUNPEI
IPC分类号： H01L21/8242 , C23C14/08 , H01L21/336 , H01L27/10 , H01L27/105 , H01L27/108 , H01L29/786
CPC分类号： H01L27/1255 , G11C11/404 , H01L27/0207 , H01L27/0733 , H01L27/10805 , H01L27/1085 , H01L27/10873 , H01L27/1156 , H01L27/1225 , H01L28/40 , H01L28/60 , H01L29/24 , H01L29/41733 , H01L29/78618 , H01L29/7869 , H01L29/78696
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of holding a memory content even in a condition where power is not supplied for a certain period of time; and further, to achieve high integration of a semiconductor device and increase memory capacity per unit area.SOLUTION: A semiconductor device is composed of an oxide semiconductor material that is a wideband gap semiconductor used as a material capable of sufficiently decreasing off-state current of a transistor. The semiconductor device can hold information for a long time by using the material capable of sufficiently decreasing off-state current of a transistor. In addition, an occupied area of a transistor and a capacitative element is decreased by forming the capacitative element with a wiring layer provided under the transistor, a high resistance region of an oxide semiconductor film and a source electrode.
摘要翻译：要解决的问题：提供即使在一段时间内没有供电的情况下也能够保持存储器内容的半导体器件; 并且进一步实现半导体器件的高集成度并增加每单位面积的存储容量。解决方案：半导体器件由氧化物半导体材料构成，该氧化物半导体材料是用作充分降低晶体管截止电流的材料的宽带间隙半导体。半导体器件可以通过使用能够充分降低晶体管的截止电流的材料来长时间保存信息。此外，通过用设置在晶体管下方的布线层，氧化物半导体膜的高电阻区域和源极电极形成电容元件来减小晶体管的占用面积和电容元件。版权所有（C）2013，JPO＆INPIT

4. 发明专利

JPS5857839B2 JPS5857839B2 - 失效
公开(公告)号：JPS5857839B2
公开(公告)日：1983-12-22
申请号：JP12725575
申请日：1975-10-22
申请人： Siemens Ag
发明人： KARURURURITSUHI SHUTAIN , KARURUHAINRITSUHI HORUNINGAA
IPC分类号： G11C14/00 , G11C11/404 , G11C16/04 , G11C17/00 , G11C17/04 , H01L21/8247 , H01L27/07 , H01L27/108 , H01L29/788 , H01L29/792
CPC分类号： G11C14/0018 , G11C11/404 , G11C16/0466 , H01L27/0733 , H01L27/108

5. 发明专利

JPS5754360A Manufacture of semiconductor device 失效
标题翻译：空值
公开(公告)号：JPS5754360A
公开(公告)日：1982-03-31
申请号：JP12950480
申请日：1980-09-18
申请人： Nec Corp
发明人： BETSUPU MAKIO , WATANABE TOKUJIRO
IPC分类号： H01L27/04 , H01L21/822 , H01L27/07 , H01L29/94
CPC分类号： H01L27/0733
摘要： PURPOSE:To reduce the dependency for applied voltage as well as to obtain the accurate capacity value for the subject semiconductor device by a method wherein, after an SiO2 film having an accurate thickness has been formed on a low density P type Si substrate, a boron-doped polycrystalline Si is coated and the impurity concentration on the substrate surface is increased through the intermediary of the SiO2 film. CONSTITUTION:A field oxide film 2 of 8,000Angstrom thickness, an N-channel MOSFET section oxide film 3 of 800Angstrom thicness and an MOS structure capacity section oxide film 4 are formed on the P type Si substrate 1 having the impurity density of 10 cm .Then, source and drain regions 7 and 7' of an FET section are formed by coating and patterning a polycrystalline Si layer 5 and a nitriding Si film 6. Subsequently, the surfaces of the regions 7 and 7' is covered by an oxide film 8 and after the nitriding film 6 has been removed, boron is doped on the polycrystalline Si layer 5. Then, a heat treatment is performed and the concentration of the Si surface is increased to 10 cm by doping boron on the Si surfaces 12 and 13 on the gate section of the MOS structure capacity section FET through the intermediary of the oxide films 3 and 4. Through these procedures, an MOS type element, having least applied voltage dependency and accurate capacity value, can be obtained.
摘要翻译：目的：为了减少施加电压的依赖性，以及通过以下方法获得目标半导体器件的精确电容值，其中在低密度P型Si衬底上形成具有精确厚度的SiO 2膜之后，涂覆多晶Si，并且通过SiO 2膜的介质增加衬底表面上的杂质浓度。构成：在杂质密度为10 <15的P型Si衬底1上形成8,000埃厚的场氧化物膜2，800安培的N沟道MOSFET部氧化膜3和MOS结构电容部氧化膜4 > cm -3。然后，通过涂覆并图案化多晶Si层5和氮化Si膜6来形成FET部分的源极和漏极区7和7'。随后，区域7和7' 被氧化膜8覆盖，并且在除去氮化膜6之后，在多晶硅层5上掺杂硼。然后进行热处理，并且将Si表面的浓度增加到10 18 cm 3，通过在氧化物膜3和4的中间在MOS结构电容部分FET的栅极部分上的Si表面12和13上掺杂硼。通过这些方法，具有最小施加电压依赖性的MOS型元件和准确的容量值，可以得到。

6. 发明专利

JPS5165532A Fukihatsuseikiokukinitaisuru dainamitsukutantoranjisutakiokusoshi 失效
公开(公告)号：JPS5165532A
公开(公告)日：1976-06-07
申请号：JP12725575
申请日：1975-10-22
申请人： Siemens Ag
发明人： KARURURURITSUHI SHUTAIN , KARURUHAINRITSUHI HORUNINGAA
IPC分类号： G11C14/00 , G11C11/404 , G11C16/04 , G11C17/00 , G11C17/04 , H01L21/8247 , H01L27/07 , H01L27/108 , H01L29/788 , H01L29/792
CPC分类号： G11C14/0018 , G11C11/404 , G11C16/0466 , H01L27/0733 , H01L27/108

7. 发明专利

JP6099372B2 半導体装置及び電子機器有权
公开(公告)号：JP6099372B2
公开(公告)日：2017-03-22
申请号：JP2012260451
申请日：2012-11-29
申请人：株式会社半導体エネルギー研究所
发明人：梅崎敦司
IPC分类号： G02F1/1368 , G02F1/133
CPC分类号： H01L27/1255 , G11C19/184 , G11C19/28 , H01L27/0733 , H01L27/124 , H01L27/1251 , G09G2310/0267 , G09G2310/0286 , G09G2320/043 , G09G3/3266

8. 发明专利

JP2017502496A 高密度線形キャパシタ审中-公开
标题翻译：高密度线性电容器
公开(公告)号：JP2017502496A
公开(公告)日：2017-01-19
申请号：JP2016527204
申请日：2014-09-23
申请人：クアルコム,インコーポレイテッド
发明人：ブルース・ソッキ・リー , セイフォラ・セイフォライ・バザルジャニ , リアン・ダイ
IPC分类号： H01L21/822 , H01L21/768 , H01L21/8234 , H01L27/04 , H01L27/06
CPC分类号： H01L27/0629 , H01L23/5223 , H01L27/0733 , H01L28/60 , H01L28/86 , H01L28/92 , H01L29/66795 , H01L2924/0002 , H01L2924/00
摘要：キャパシタ構造を作製するための方法は、半導体基板上にポリシリコン構造を作製するステップを含む。本方法は、半導体基板上にM1−拡散(MD)配線を作製するステップをさらに含む。ポリシリコン構造はMD配線を備えたインターリーブ構成で配設される。本方法はまた、キャパシタ構造として、MD配線および/またはポリシリコン構造のインターリーブ構成を選択的に接続するステップを含む。
摘要翻译：用于制造电容器结构的方法包括制造在半导体衬底上形成多晶硅结构的步骤。该方法还包括使在半导体衬底上的扩散M1-（MD）布线的步骤。多晶硅结构被设置在与所述MD线交错排列。该方法也可作为电容器结构，其包括选择性地将MD线和/或多晶硅结构的交错配置的步骤。

9. 发明专利

JP6050044B2 半導体装置有权
公开(公告)号：JP6050044B2
公开(公告)日：2016-12-21
申请号：JP2012160177
申请日：2012-07-19
申请人：株式会社半導体エネルギー研究所
发明人：山崎舜平
IPC分类号： H01L27/108 , H01L29/786 , H01L21/336 , H01L27/105 , H01L27/10 , C23C14/08 , H01L21/8242
CPC分类号： H01L29/7869 , G11C11/404 , H01L27/0207 , H01L27/0733 , H01L27/1085 , H01L27/10873 , H01L27/1156 , H01L27/1225 , H01L27/1255 , H01L28/40 , H01L28/60 , H01L29/24 , H01L29/41733 , H01L29/78618 , H01L29/78696

10. 发明专利

JP2016186788A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2016186788A
公开(公告)日：2016-10-27
申请号：JP2016092288
申请日：2016-05-02
申请人：株式会社半導体エネルギー研究所
发明人：米田誠一
IPC分类号： H01L29/786 , H01L21/822 , H01L27/04 , G06K19/07
CPC分类号： H01L27/0733 , H01L21/8252 , H01L23/5222 , H01L23/528 , H01L23/535 , H01L23/66 , H01L27/0605 , H01L27/0629 , H01L27/1225 , H01L29/41758 , H01L29/7869 , H01L27/1255 , H01L2924/0002
摘要：【課題】容易に共振周波数の設定を行う。【解決手段】コイルとしての機能を有するアンテナと、アンテナと並列接続で電気的に接続される容量素子と、アンテナ及び容量素子と並列接続で電気的に接続されることにより、アンテナ及び容量素子と共振回路を構成する受動素子と、受動素子とアンテナ及び容量素子を並列接続で電気的に接続するか否かを制御する第1の電界効果トランジスタと、記憶回路と、を備え、記憶回路は、チャネルが形成される酸化物半導体層を含み、ソース及びドレインの一方にデータ信号が入力され、ソース及びドレインの他方の電圧に応じて第 1の電界効果トランジスタのゲートの電圧が設定される第2の電界効果トランジスタを備える。【選択図】図1
摘要翻译：要解决的问题：为了便于设定共振频率。解决方案：半导体器件包括用作线圈的天线，与天线并联电连接的电容器，无源元件通过天线和电容器形成谐振电路与天线和电容器并联电连接的第一场效应晶体管，用于控制无源元件是否并联电连接到天线和电容器，以及存储器电路。存储电路包括第二场效应晶体管，其包括形成沟道的氧化物半导体层。在半导体器件中，将数据信号输入到源极和漏极之一，并且第一场效应晶体管的栅极电压根据源极和漏极中的另一个的电压来设置。图1

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