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1. 发明公开

EP0199744A1 FAULT TOLERANT MEMORY ARRAY 失效
标题翻译：容许出错的存储矩阵。
公开(公告)号：EP0199744A1
公开(公告)日：1986-11-05
申请号：EP85904754.0
申请日：1985-09-18
申请人： NCR CORPORATION
发明人： POEPPELMAN, Alan, David
IPC分类号： G11C29 , G06F11 , G11C8 , G11C16 , G11C17
CPC分类号： G11C8/08 , G06F11/1008 , G06F11/1076
摘要： Une mémoire morte comprend une pluralité de transistors à effet de champ (9) programmés pour être du type à enrichissement ou à appauvrissement. La mémoire est disposée dans une pluralité de sous-ensembles correspondant à des bits de données respectifs (D0 à D7). Chaque sous-ensemble comprend une pluralités de groupes empilés ayant des lignes de rangées correspondantes couplées par l'intermédiaire de limiteurs de charge de bus (24) comprenant des transistors à effet de champ du type à appauvrissement (27), à des bus de rangées respectifs (29, 31). Chaque groupe de piles comprend une paire de piles de transistors à effet de champ programmés (9), la sélection entre les piles étant effectuée par des lignes de sélection de banc (35, 40; 39, 41) qui sont déplacées entre les sous-ensembles adjacents. Ainsi, un défaut dans une ligne d'une rangée n'affecte q'une seule position de bit dans un mot mémorisé, ce qui permet d'utiliser un code de correction d'erreur pour corriger des erreurs portant sur un seul bit.

2. 发明授权

EP0281597B1 NONVOLATILE MEMORY CELL ARRAY 失效
标题翻译：非易失性存储单元阵列
公开(公告)号：EP0281597B1
公开(公告)日：1991-12-18
申请号：EP87905900.4
申请日：1987-09-04
申请人： NCR CORPORATION
发明人： POEPPELMAN, Alan, David , TURI, Raymond, Alexander
IPC分类号： G11C16/04
CPC分类号： G11C16/0433
摘要： In a matrix array of nonvolatile memory cells, each cell (36) includes a floating gate (47) coupled by large and small capacitances (46, 44) to first and second substrate regions (42, 43). The cell (36) further includes first and second select transistors (49, 51) having gate electrodes enabled by a row line and source/drain paths coupled respectively between the first and second substrate regions (42, 43), and first and second column lines (IOC1, R1). The first and second substrate regions (42, 43) communicate with corresponding second and first substrate regions of adjacent cells in the row. Programming and reading of the cell involves applying appropriate voltages to the first and second column lines (IOC1, R1) and the first column line (I1C2) of an adjacent cell. Such sharing of column lines between adjacent cells enables a high packing density to be achieved.

3. 发明授权

EP0199744B1 FAULT TOLERANT MEMORY ARRAY 失效
标题翻译：容错内存阵列
公开(公告)号：EP0199744B1
公开(公告)日：1990-04-11
申请号：EP85904754.0
申请日：1985-09-18
申请人： NCR CORPORATION
发明人： POEPPELMAN, Alan, David
IPC分类号： G06F11/10 , G11C8/00 , G06F11/00
CPC分类号： G11C8/08 , G06F11/1008 , G06F11/1076
摘要： A read-only memory includes a plurality of field effect transistors (9) programmed to be of enhancement or depletion type. The memory is arranged in a plurality of subarrays corresponding to respective data bits (D0 to D7). Each subarray includes a plurality of stack sets having corresponding row lines, coupled via bus loading limiters (24) including depletion type FET's (27), to respective row buses (29, 31). Each stack set includes a pair of stacks of programmed FET's (9), selection between stacks being achieved by bank select lines (35, 40; 39, 41) which are shifted between adjacent subarrays. Thus, a row line defect affects no more than a single bit position within a stored word, whereby an error correction code is employable to correct single bit errors.

4. 发明公开

EP0120939A1 SELECTIVELY OPERABLE ELECTRICAL CONNECTION CIRCUIT 失效
标题翻译：选择性正常工作的电源连接电路。
公开(公告)号：EP0120939A1
公开(公告)日：1984-10-10
申请号：EP83903353.0
申请日：1983-09-29
申请人： NCR CORPORATION
发明人： DONALDSON, Darrel, Douglas , HONNIGFORD, Edward, Herbert , POEPPELMAN, Alan, David
IPC分类号： G11C17 , G11C16 , H03K17
CPC分类号： G11C16/30 , G11C16/12 , G11C16/16 , G11C16/32 , H03K17/06
摘要： Un circuit permettant de connecter de manière sélective une ligne d'entrée à une ligne de sortie est indiqué pour passer de manière sélective une tension relativement élevée, telle qu'une tension d'écriture ou d'effacement pour une mémoire non volatile, sans qu'il se manifeste de perte de seuil. En réponse à un signal de validation de + 5 V un premier point nodal capacitif (NODE 1) commande un transistor (46) de manière à faire passer une tension de charge provenant d'une ligne d'entrée (31) pour charger un deuxième point nodal capacitif (NODE 2) qui est couplé au premier point nodal capacitif (NODE 1) par un transistor (51) faisant office de diode. Des impulsions d'horloge déphasées (0/1, 0/2), couplées à des condensateurs respectifs (34, 33) produisent alors un effet de pompage de charge de manière à élever le potentiel dans le premier point nodal capacitif (NODE 1) jusqu'à un niveau tel que le transistor (41) qui lui est couplé passe la tension sur la ligne d'entrée (31) à la ligne de sortie (HVOUT) sans pertes de seuil. Un circuit de blocage à tension négative (27) comprenant un transistor à mode d'appauvrissement (49), pouvant être commandé de manière à fonctionner en un mode d'accroissement ainsi qu'un circuit supplémentaire de pompage de charge, bloque les tensions d'entrée négatives indésirables. Lorsque le circuit est désaffecté, les impulsions d'horloge (0/1, 0/2) sont désaccouplées par des circuits de découplage (24, 26).

5. 发明公开

EP0281597A1 NONVOLATILE MEMORY CELL ARRAY 失效
标题翻译：非易失性存储单元的安排。
公开(公告)号：EP0281597A1
公开(公告)日：1988-09-14
申请号：EP87905900.0
申请日：1987-09-04
申请人： NCR CORPORATION
发明人： POEPPELMAN, Alan, David , TURI, Raymond, Alexander
IPC分类号： G11C17 , G11C16 , H01L21 , H01L27 , H01L29
CPC分类号： G11C16/0433
摘要： Dans un réseau matriciel de cellules de mémoire rémanentes, chaque cellule (36) comprend une porte flottante (47) couplées par une grande et une petite capacitance (46, 44) à une première et une seconde région de substrat (42, 43). La cellule (36) comprend en outre un premier et un second transistor de sélection (49, 51) ayant des électrodes de portes validées par une ligne de rangées et des chemins de source/drain couplés respectivement entre la première et la seconde régions de substrat (42, 43), et une première et une second lignes de colonne (IOC1, R1). Les première et seconde régions de substrat (42, 43) communiquent avec des seconde et première régions de substrat correspondantes de cellules adjacentes dans la rangée. La programmation et la lecture de la cellule impliquent l'application de tensions appropriées aux première et seconde lignes de colonne (IOC1, R1) et à la première ligne de colonne (I1C2) d'une cellule adjacente. Un tel partage des lignes de colonne entre celllules adjacentes permet d'obtenir une densité d'implantation élevée.

6. 发明授权

EP0120939B1 SELECTIVELY OPERABLE ELECTRICAL CONNECTION CIRCUIT 失效
标题翻译：选择可操作的电气连接电路
公开(公告)号：EP0120939B1
公开(公告)日：1987-11-25
申请号：EP83903353.7
申请日：1983-09-29
申请人： NCR CORPORATION
发明人： DONALDSON, Darrel, Douglas , HONNIGFORD, Edward, Herbert , POEPPELMAN, Alan, David
IPC分类号： G11C17/00 , H03K17/06
CPC分类号： G11C16/30 , G11C16/12 , G11C16/16 , G11C16/32 , H03K17/06
摘要： A circuit for selectively connecting an input line to an output line is suitable for selectively passing a relatively high voltage, such as a write or erase voltage for a non-volatile memory, without incurring threshold losses. In response to a +5V ENABLE signal a first capacitive node (NODE 1) controls a transistor (46) to pass a charging voltage from an input line (31) to charge a second capacitive node (NODE 2) which is coupled to the first capacitive node (NODE 1) by a transistor (51) effective as a diode. Out-of-phase clock pulses (0/1, 0/2), coupled to respective capacitors (34, 33) then provide a charge pumping effect to raise the potential on the first capacitive node (NODE 1) to a level such that a transistor (41) coupled thereto passes the voltage on the input line (31) to the output line (HVOUT) without threshold losses. A negative voltage blocking circuit (27) including a depletion mode transistor (49) which is controllable to enhancement mode operation and a further charge pumping circuit, blocks undesired negative input voltages. When the circuit is disabled, the clock pulses (0/1, 0/2) are decoupled by decoupling circuits (24, 26).

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