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1. 发明专利

JP2017118493A ＭＡＳＨＡＤＣのための適応デジタル量子化雑音除去フィルタ审中-公开
公开(公告)号：JP2017118493A
公开(公告)日：2017-06-29
申请号：JP2016244589
申请日：2016-12-16
申请人：アナログデバイシズグローバルAnalog Devices Global , Analog Devices Global , アナログデバイシズグローバルAnalog Devices Global
发明人： MENG QINGDONG , SHIBATA HAJIME , RICHARD E SCHREIER , MARTIN STEVEN MCCORMICK , DONG YUNZHI , JOSE BARREIRO SILVA , ZHAO JIALIN , DONALD W PATERSON , WENHUA W YANG
IPC分类号： H03H21/00 , H03M3/02
CPC分类号： H03M1/08 , H03M1/124 , H03M3/344 , H03M3/414
摘要：【課題】連続時間方式の多段雑音整形アナログ−デジタル変換器(CT MASH ADC)の場合の、量子化雑音除去方法を提供、する。【解決手段】デジタル量子化雑音除去フィルタは、積分器の利得誤差、フラッシュ対DACのタイミング誤差、ならびに段間の利得誤差及びタイミング誤差による伝達関数の変動を適応的に追跡する。伝達関数の追跡は、注入される最大長線形帰還シフトレジスタ(LFSR)シーケンスと変調器出力との間の直接相互相関を通じて行われ、次いで、プログラマブル有限インパルス応答(PFIR)フィルタで伝達関数を正確にモデル化することによって、これらの非理想的な効果を訂正する。【選択図】なし

2. 发明专利

JP2017092474A ＦＥＴ−バイポーラトランジスタの組み合わせ有权
公开(公告)号：JP2017092474A
公开(公告)日：2017-05-25
申请号：JP2016217966
申请日：2016-11-08
申请人：アナログデバイシスグローバル , Analog Devices Global , アナログデバイシスグローバル
发明人： EDWARD JOHN COYNE
IPC分类号： H01L27/06 , H01L21/76 , H01L21/8248 , H01L21/8249 , H01L27/08 , H01L29/739 , H01L29/78 , H01L29/786
CPC分类号： H01L27/0623 , H01L21/823475 , H01L27/0705 , H01L27/1203 , H01L29/0804 , H01L29/0821 , H01L29/41741 , H01L29/41766 , H01L29/66234 , H01L29/66666 , H01L29/7302 , H01L29/7827
摘要：【課題】電界効果トランジスタとバイポーラトランジスタとの組み合わせを提供すること。【解決手段】デバイスをオンオフするための比較的良好な電圧能力および比較的容易な駆動要件を呈するトランジスタスイッチデバイスが設けられる。これは、他のコンポーネントを乱し得る過渡駆動電流フローを低減し得る。本開示の第1の態様によれば、半導体の分離された領域内部の電界効果トランジスタと組み合わせられたバイポーラトランジスタを含む電流フロー制御デバイスが提供される。半導体の第1の領域は、バイポーラトランジスタおよび電界効果トランジスタによって共有される。【選択図】なし

3. 发明专利

JP2017092473A 過電圧保護装置および過電圧保護装置と組み合わせたガルバニックアイソレータ有权
公开(公告)号：JP2017092473A
公开(公告)日：2017-05-25
申请号：JP2016217963
申请日：2016-11-08
申请人：アナログデバイシスグローバル , Analog Devices Global , アナログデバイシスグローバル
发明人： EDWARD JOHN COYNE
IPC分类号： H01L21/822 , H01L21/337 , H01L21/338 , H01L21/8232 , H01L27/04 , H01L27/06 , H01L29/808 , H01L29/812
CPC分类号： H02H9/046 , H01L23/58 , H01L27/0248 , H01L27/0259 , H01L27/0266 , H01L27/0623 , H01L29/0653 , H01L29/0688 , H01L29/1066 , H01L29/8083
摘要：【課題】半導体ベースの過電圧保護装置を提供すること。【解決手段】構成要素は、それらが過電圧に晒される場合、損傷する可能性がある。高電圧に晒され得る構成要素およびノードと直列に配置することができる装置が、本明細書において開示される。電圧が高くなり過ぎる場合、本装置は、比較的高インピーダンス状態に自立的に切り替えることができ、それによって他の構成要素を保護する。本明細書において開示される保護装置の1つの非制限の利点は、保護装置が、ガルバニックアイソレータと組み合わせて提供されてもよく、保護装置の少なくとも一部がガルバニックアイソレータと同じ基板上にあることである。【選択図】なし

4. 发明专利

JP2017092472A ＦＥＴ−バイポーラトランジスタの組み合わせ、およびこのようなＦＥＴ−バイポーラトランジスタの組み合わせを備えたスイッチ审中-公开
公开(公告)号：JP2017092472A
公开(公告)日：2017-05-25
申请号：JP2016217956
申请日：2016-11-08
申请人：アナログデバイシスグローバル , Analog Devices Global , アナログデバイシスグローバル
发明人： EDWARD JOHN COYNE
IPC分类号： H01L27/06 , H01L21/331 , H01L21/337 , H01L21/338 , H01L21/8222 , H01L21/8232 , H01L21/8234 , H01L21/8249 , H01L27/088 , H01L29/73 , H01L29/808 , H01L29/812
CPC分类号： H03K17/567 , H01L27/0266 , H01L29/735 , H03K17/165 , H03K17/168
摘要：【課題】電界効果トランジスタとバイポーラトランジスタとの組み合わせを提供すること。【解決手段】デバイスをオンオフするための比較的良好な電圧能力および比較的容易な駆動要件を呈するトランジスタスイッチデバイスが設けられる。これは、他のコンポーネントを乱し得る過渡駆動電流フローを低減し得る。本開示の第1の態様によれば、電界効果トランジスタと組み合わせられたバイポーラトランジスタを備えた電流フロー制御デバイスが提供される。バイポーラトランジスタは、電界効果トランジスタと直列に配置される。電界効果トランジスタは、ピンチオフ電圧を有し、バイポーラトランジスタの両端の電圧をピンチオフ電圧に制限し得る。半導体の第1の領域は、バイポーラトランジスタおよび電界効果トランジスタによって共有される。これは、結果として、より小さい駆動トランジスタを使用して、ベース電流を提供することができることを意味する。【選択図】なし

5. 发明专利

JP2017085098A 誘電体スタック、アイソレータ装置、およびアイソレータ装置を形成する方法审中-公开
公开(公告)号：JP2017085098A
公开(公告)日：2017-05-18
申请号：JP2016207031
申请日：2016-10-21
申请人：アナログデバイシスグローバル , Analog Devices Global , アナログデバイシスグローバル
发明人： CONOR JOHN MCLOUGHLIN , MICHAEL JOHN FLYNN , LAURENCE B O'SULLIVAN , SHANE GEARY , STEPHEN O'BRIEN , BERNARD P STENSON , CHEN BAOXING , SARAH CARROLL , MICHAEL MORRISSEY , PATRICK M MCGUINNESS , PATRICK J MURPHY , MICHAL J OSIAK
IPC分类号： H01F27/32 , H01F17/00
CPC分类号： H01F27/2804 , H01B3/12 , H01B3/306 , H01B17/62 , H01B19/04 , H01F41/041 , H01L33/44 , H01L33/62
摘要：【課題】導電体の縁部に発生する電場に耐える能力を向上させる。第1の誘電体の本体は、応力除去を提供するためにテーパ状であり、第2の誘電体材料が応力亀裂を発生するのを防止することができる。【解決手段】第1および第2の導電体、例えばマイクロトランスの1次コイルと2次コイルとの間に第1の誘電体材料の本体を備える、アイソレータ装置が提供される。第2の誘電体材料の領域は、第1の誘電体材料の本体と第1および第2の電極のうちの少なくとも1つとの間に提供され、第2の誘電体材料が、第1の誘電体材料より高い比誘電率を有する。【選択図】図1

6. 发明专利

JP5869621B2 電気信号変換有权
标题翻译：电信号转换
公开(公告)号：JP5869621B2
公开(公告)日：2016-02-24
申请号：JP2014111690
申请日：2014-05-29
申请人：アナログデバイシズグローバル , Analog Devices Global
发明人：トレバークリフォードカルドウェル , リチャードイー. シュライアー , デヴィットアルドレッド , ウェンファダブリュー. ヤン
IPC分类号： H03M3/02 , H03M1/66 , H03M1/12
CPC分类号： H03M1/0673 , H03M1/361 , H03M1/74 , H03M3/30 , H03M3/338 , H03M3/464

7. 发明专利

JP2019095446A ライダーシステムにおける飛行時間を測定するためのシステムおよび方法审中-公开
公开(公告)号：JP2019095446A
公开(公告)日：2019-06-20
申请号：JP2018217213
申请日：2018-11-20
申请人： ANALOG DEVICES GLOBAL UNLIMITED CO
发明人： MENG LIBO , MENG QINGDONG , WEI WAN
IPC分类号： G01S7/486 , G01S17/89
摘要：【課題】低減された数の記憶素子を使用することができるライダーシステムを提供する。【解決手段】ライダーシステム100において、受信光は、受信光の到達時間に応じて、異なる記憶素子に受信光を蓄えることができる、コンデンサなどの記憶素子に電荷として蓄えることができる。各記憶素子グループを飛行時間の1つの桁に対応させることができる、1つ以上の記憶素子グループを提供することにより、記憶素子の数を低減することが可能である。飛行時間は、ライダーシステムから標的124領域に移動し、次いでライダーシステムに戻ってくる光ビームの往復移動時間とすることができる。各記憶素子グループは、デシマルツリー構造のバイナリツリー内に配置することができる。さらに、例えば、飛行時間が増すにつれて低下する受信光の強度を補償するために、飛行時間の増加に従って、各記憶素子のアクティベーション時間を増やすことができる。【選択図】図1A

8. 发明专利

JP2019020399A 磁界センサー审中-公开
公开(公告)号：JP2019020399A
公开(公告)日：2019-02-07
申请号：JP2018127431
申请日：2018-07-04
申请人： ANALOG DEVICES GLOBAL UNLIMITED CO
发明人： JOCHEN SCHMITT
IPC分类号： G01R33/09 , G01R33/02 , G01R35/00 , H01L43/08
摘要：【課題】磁界センサーが開示される。【解決手段】磁界センサーは、ハーフブリッジとして配置された第1の磁気抵抗要素および第2の磁気抵抗要素を含む。磁界センサーはまた、第1の磁気抵抗要素および第2の磁気抵抗要素に隣接する2つ以上の導体を含む。2つ以上の導体は、バイアス電流および補償電流を搬送することができ、それにより、バイアス電流および補償電流は、第1の磁気抵抗要素に隣接して同じ方向に流れ、一方、バイアス電流および補償電流は、第2の磁気抵抗要素に隣接して反対方向に流れる。【選択図】図1

9. 发明专利

JP2017046352A 多段デジタル−アナログ変換器审中-公开
标题翻译：多级数字 - 模拟转换器
公开(公告)号：JP2017046352A
公开(公告)日：2017-03-02
申请号：JP2016165312
申请日：2016-08-26
申请人：アナログデバイシズグローバル , Analog Devices Global
发明人：デンプシー,デニスエー.
IPC分类号： H03M1/76 , H03M1/68
CPC分类号： H03M1/785 , H03M1/682 , H03M1/765
摘要：【課題】MOS技術を使用する集積回路に好適な複数ストリング式デジタルーアナログ変換器を提供する。【解決手段】第1の組の回路コンポーネントを有する第1の段と、第2の組の回路コンポーネントを有する第2の段と、第3の組の回路コンポーネントを有する第3の段であって、第1および第2の個別の切り替え可能なインピーダンス経路内に負荷を提供する、第3の段と、を含む多段デジタル−アナログ変換器(DAC)である。DACは、第1の動作モード、第2の動作モードおよび第3の動作モードの各々で動作可能であり、第1のモードでは、第1の段が第3の段から独立して第2の段に切り替え可能に連結され、第2のモードでは、負荷が第2の段の回路コンポーネントの第1の部分に連結および付与され、第3のモードでは、負荷が第2の段の回路コンポーネントの第2の異なる部分に連結および付与される。【選択図】図1
摘要翻译：以提供合适的多个字符串类型使用MOS技术的数字 - 模拟转换器集成电路。具有第一组电路元件的第一级，以及具有第二组电路元件的第二阶段，具有第三组电路元件的第三阶段到第一和第二独立可切换的阻抗路径，多级数字和第三级提供负载， - 为模拟转换器（DAC）。的DAC中，第一操作模式中，可操作以在每个所述第二操作模式和第三操作模式，在第一模式中，第一阶段是第三级的第二独立耦合切换到阶段，在第二模式中，在连接负载和施加到第二级的电路元件的第一部分，在所述第三模式中，第二级的电路元件的负载耦合并施加到不同的第二部分。点域1

10. 发明专利

JP2017005701A マスタークロックにスレーブクロックを同期させる方法及び装置有权
标题翻译：对于从时钟同步到主时钟的方法和装置
公开(公告)号：JP2017005701A
公开(公告)日：2017-01-05
申请号：JP2016112482
申请日：2016-06-06
申请人：アナログデバイシズグローバル , Analog Devices Global
发明人：カルティック,モハンペルマル , スブラマニアム,シヴァラマクリシュナン , クリシュナ,プラヴィーン
IPC分类号： H04W56/00 , G06F1/12 , H04L7/04 , H04L7/00
CPC分类号： H04L7/0012 , H04J3/0664 , H04L7/0008 , H04J3/0667
摘要：【課題】種々のジッタ現象の影響によって非効率的にならない、ハードウェア支援の実装においてマスターデバイスのクロックにスレーブデバイスのクロックをより速い間隔で同期させる方法及び装置を提供する。【解決手段】本方法は、3つのメッセージの受信を含む。時間差は、メッセージのうちの2つから抽出された時間と、メッセージのうちの異なる一の受信時間とに基づいて決定される。スレーブデバイスのクロックは、これらの時間差に基づいて調整することができる。このため、同期を計算し、実装するために動的加重平均を含めることができる。【選択図】図1
摘要翻译：甲不因各种抖动现象的影响变得低效提供了以较快的时间间隔从设备的时钟同步到主时钟的硬件支持的执行的方法和装置。该方法包括包括三个消息的接收。时间差，该时间与从两个消息的提取来确定基于所述消息的不同的一个接收时间的。从设备的时钟可以基于这些时间差来调整。因此，为了计算所述同步可以包括动态加权平均值来实现。点域1

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