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1. 发明申请

US20070005940A1 System, apparatus and method of executing a micro operation 审中-公开
标题翻译：执行微操作的系统，装置和方法
公开(公告)号：US20070005940A1
公开(公告)日：2007-01-04
申请号：US11170076
申请日：2005-06-30
申请人： Zeev Sperber , Guillermo Savransky , Sagi Lahav , Thierry Pons , Stephan Jourdan
发明人： Zeev Sperber , Guillermo Savransky , Sagi Lahav , Thierry Pons , Stephan Jourdan
IPC分类号： G06F9/30
CPC分类号： G06F9/3836 , G06F9/3017 , G06F9/3824 , G06F9/3832
摘要： Embodiments of the present invention provide an apparatus, system, and method of routing a source operand. Some demonstrative embodiments my include replacing a source operand of a micro operation to be executed by an execution unit with a value type representing a source value, e.g., if the source operand corresponds to the source value. Other embodiments are described and claimed.
摘要翻译：本发明的实施例提供了一种用于路由源操作数的装置，系统和方法。一些说明性实施例，我的包括用代表源值的值类型替换由执行单元执行的微操作的源操作数，例如，如果源操作数对应于源值。描述和要求保护其他实施例。

2. 发明申请

US20060095740A1 Apparatus and methods for utilization of splittable execution units of a processor 有权
标题翻译：利用处理器的可分割执行单元的装置和方法
公开(公告)号：US20060095740A1
公开(公告)日：2006-05-04
申请号：US10950690
申请日：2004-09-28
申请人： Zeev Sperber , Guillermo Savransky , Sagi Lahav
发明人： Zeev Sperber , Guillermo Savransky , Sagi Lahav
IPC分类号： G06F9/44
CPC分类号： G06F9/3857 , G06F9/30014 , G06F9/30036 , G06F9/3017 , G06F9/3824 , G06F9/3828 , G06F9/3836 , G06F9/384 , G06F9/3867 , G06F9/3887
摘要： A partial execution unit of a splittable execution unit performs an operation on a portion of one or more arguments of a micro-operation to generate a first partial execution result of the micro-operation. A complementary portion of one of the arguments is passed through a bypass execution unit instead of through the splittable execution unit to generate a second partial execution result of the micro-operation. The first partial execution result and second partial execution result are concatenated into a full execution result.
摘要翻译：可拆分执行单元的部分执行单元对微操作的一个或多个参数的一部分执行操作，以产生微操作的第一部分执行结果。其中一个参数的补充部分通过旁路执行单元而不是通过可分割执行单元传递，以生成微操作的第二部分执行结果。第一部分执行结果和第二部分执行结果被连接成一个完整的执行结果。

3. 发明授权

US07389406B2 Apparatus and methods for utilization of splittable execution units of a processor 有权
标题翻译：利用处理器的可分割执行单元的装置和方法
公开(公告)号：US07389406B2
公开(公告)日：2008-06-17
申请号：US10950690
申请日：2004-09-28
申请人： Zeev Sperber , Guillermo Savransky , Sagi Lahav
发明人： Zeev Sperber , Guillermo Savransky , Sagi Lahav
IPC分类号： G06F9/30
CPC分类号： G06F9/3857 , G06F9/30014 , G06F9/30036 , G06F9/3017 , G06F9/3824 , G06F9/3828 , G06F9/3836 , G06F9/384 , G06F9/3867 , G06F9/3887
摘要： A partial execution unit of a splittable execution unit performs an operation on a portion of one or more arguments of a micro-operation to generate a first partial execution result of the micro-operation. A complementary portion of one of the arguments is passed through a bypass execution unit instead of through the splittable execution unit to generate a second partial execution result of the micro-operation. The first partial execution result and second partial execution result are concatenated into a full execution result.
摘要翻译：可拆分执行单元的部分执行单元对微操作的一个或多个参数的一部分执行操作，以产生微操作的第一部分执行结果。其中一个参数的补充部分通过旁路执行单元而不是通过可分割执行单元传递，以生成微操作的第二部分执行结果。第一部分执行结果和第二部分执行结果被连接成一个完整的执行结果。

4. 发明申请

US20060095731A1 Method and apparatus for avoiding read port assignment of a reorder buffer 审中-公开
标题翻译：避免重新排序缓冲区的读取端口分配的方法和装置
公开(公告)号：US20060095731A1
公开(公告)日：2006-05-04
申请号：US10932088
申请日：2004-09-02
申请人： Yuval Bustan , Asi Joseph , Guillermo Savransky , Zeev Sperber
发明人： Yuval Bustan , Asi Joseph , Guillermo Savransky , Zeev Sperber
IPC分类号： G06F9/30
CPC分类号： G06F9/3836 , G06F9/3017 , G06F9/3824 , G06F9/3826 , G06F9/384 , G06F9/3855 , G06F9/3857
摘要： An out-of-order subsystem of a processor includes a register alias table and allocation (RAT/ALLOC) unit, a reservation station (RS) and a reorder buffer (ROB). Destination identifiers of one or more execution results that are not yet stored in any register file of the ROB may be compared to source identifiers of operands of micro-operations that are being issued to the RS. Each execution result corresponding to a destination identifier that matches one of the source identifiers is retrieved from a data path external to the ROB and routed to an appropriate port of the RS for an operand corresponding to the source identifier so that the RAT/ALLOC unit does not need to allocate a read port of the ROB for the RS to read the execution result.
摘要翻译：处理器的乱序子系统包括寄存器别名表和分配（RAT / ALLOC）单元，保留站（RS）和重排序缓冲器（ROB）。还没有存储在ROB的任何寄存器文件中的一个或多个执行结果的目的地标识符可以与正在发布到RS的微操作的操作数的源标识符进行比较。对应于与源标识符之一匹配的目的地标识符的每个执行结果从ROB外部的数据路径检索，并被路由到与源标识符相对应的操作数的RS的适当端口，使得RAT / ALLOC单元不需要分配ROB的读端口来读取执行结果。

5. 发明申请

US20080155281A1 Method and apparatus to estimate energy consumed by central processing unit core 失效
标题翻译：估计中央处理单元核心能耗的方法和装置
公开(公告)号：US20080155281A1
公开(公告)日：2008-06-26
申请号：US11641952
申请日：2006-12-20
申请人： Guillermo Savransky , Efraim Rotem , Ittai Anati , Oren Lamdan
发明人： Guillermo Savransky , Efraim Rotem , Ittai Anati , Oren Lamdan
IPC分类号： G06F1/26
CPC分类号： G06F1/206 , G06F1/26 , G06F1/3203 , G06F1/329 , G06F9/30181 , G06F9/3836 , Y02D10/16 , Y02D10/24
摘要： Briefly, a processor and a method of estimating an active energy consumption of two or more cores of a processor based on dispatching micro operations to one or more execution units of the processor.
摘要翻译：简而言之，是一种处理器和一种通过基于向处理器的一个或多个执行单元调度微操作来估计处理器的两个或多个核心的有功能量消耗的方法。

6. 发明申请

US20070204138A1 Device, system and method of tracking data validity 有权
标题翻译：跟踪数据有效性的设备，系统和方法
公开(公告)号：US20070204138A1
公开(公告)日：2007-08-30
申请号：US11363195
申请日：2006-02-28
申请人： Guillermo Savransky , Nicolas Worms
发明人： Guillermo Savransky , Nicolas Worms
IPC分类号： G06F9/30
CPC分类号： G06F9/3842 , G06F9/3017 , G06F9/30181 , G06F9/30189 , G06F9/3836 , G06F9/384 , G06F9/3855 , G06F9/3857
摘要： Devices, systems and methods of tracking data validity. For example, a method includes determining whether a condition related to validity of data in a reorder buffer of an out-of-order subsystem of a processor core is met, based on a criterion other than a valid data indication from said reorder buffer.
摘要翻译：跟踪数据有效性的设备，系统和方法。例如，一种方法包括基于除了来自所述重排序缓冲器的有效数据指示之外的标准来确定是否满足与处理器核的无序子系统的重排序缓冲器中的数据的有效性有关的条件。

7. 发明授权

US08812823B2 Memory disambiguation techniques using counter ratio to selectively disable load/store conflict prediction 有权
标题翻译：内存消歧技术使用计数器比率来选择性地禁用加载/存储冲突预测
公开(公告)号：US08812823B2
公开(公告)日：2014-08-19
申请号：US12460222
申请日：2009-07-14
申请人： Evgeni Krimer , Guillermo Savransky , Idan Mondjak , Jacob Doweck
发明人： Evgeni Krimer , Guillermo Savransky , Idan Mondjak , Jacob Doweck
IPC分类号： G06F9/00 , G06F9/38
CPC分类号： G06F9/3838 , G06F9/3017 , G06F9/3834
摘要： A memory access management technique is disclosed, one embodiment of which relates to a technique to issue loads to a memory ahead of older store operations corresponding to the same target address. A processor may include load buffer entries having predictor table entries associated therewith, including saturation counters to record history of previous conflicts between loads and stores corresponding to the same target address. A watchdog unit may disable memory disambiguation (MD) if the MD causes too high a misprediction rate for load operation and store operation conflicts. In one embodiment, the MD is disabled if a flush counter value reaches a threshold.
摘要翻译：公开了一种存储器访问管理技术，其一个实施例涉及在对应于相同目标地址的较旧存储操作之前向存储器发布加载的技术。处理器可以包括具有与其相关联的预测器表项的加载缓冲器条目，包括饱和计数器，用于记录加载之间的先前冲突的历史和对应于相同目标地址的存储。看门狗单元可能会禁用内存消歧（MD），如果MD导致加载操作和存储操作冲突的错误预测率过高。在一个实施例中，如果冲洗计数器值达到阈值，则MD被禁用。

8. 发明申请

US20100332927A1 GENERIC DEBUG EXTERNAL CONNECTION (GDXC) FOR HIGH INTEGRATION INTEGRATED CIRCUITS 有权
标题翻译：用于高集成电路的通用调试外部连接（GDXC）
公开(公告)号：US20100332927A1
公开(公告)日：2010-12-30
申请号：US12495583
申请日：2009-06-30
申请人： Tsvika Kurts , Guillermo Savransky , Jason Ratner , Eilon Hazan , Daniel Skaba , Sharon Elmosnino , Geeyarpuram N. Santhanakrishnan
发明人： Tsvika Kurts , Guillermo Savransky , Jason Ratner , Eilon Hazan , Daniel Skaba , Sharon Elmosnino , Geeyarpuram N. Santhanakrishnan
IPC分类号： G01R31/3177 , G06F11/25
CPC分类号： G01R31/31705 , G06F11/2236
摘要： A high integration integrated circuit may comprise a plurality of processing cores, a graphics processing unit, and an uncore area coupled to an interface structure such as a ring structure. A generic debug external connection (GDXC) logic may be provisioned proximate to the end point of the ring structure. The GDXC logic may receive internal signals occurring in the uncore area, within the ring structure and on the interfaces provisioned between the plurality of cores and the ring structure. The GDXC logic may comprise a qualifier to selectively control the entry of the packets comprising information of the internal signals into the queue. The GDXC logic may then transfer the packets stored in the queues to a port provisioned on the surface of the integrated circuit packaging to provide an external interface to the analysis tools.
摘要翻译：高集成集成电路可以包括多个处理核心，图形处理单元，以及耦合到诸如环形结构的接口结构的无孔区域。通用调试外部连接（GDXC）逻辑可以在环形结构的端点附近提供。 GDXC逻辑可以接收在环形结构内以及在多个核心和环形结构之间提供的接口上的非空间区域中发生的内部信号。 GDXC逻辑可以包括限定符，用于选择性地控制包括内部信号的信息的包的入口到队列中。然后，GDXC逻辑可以将存储在队列中的分组传送到集成电路封装表面上提供的端口，以提供到分析工具的外部接口。

9. 发明授权

US06910121B2 System and method of reducing the number of copies from alias registers to real registers in the commitment of instructions 失效
标题翻译：在指令承诺中减少从别名寄存器到实际寄存器的份数的系统和方法
公开(公告)号：US06910121B2
公开(公告)日：2005-06-21
申请号：US10039113
申请日：2002-01-02
申请人： Guillermo Savransky , Ronny Ronen
发明人： Guillermo Savransky , Ronny Ronen
IPC分类号： G06F9/38 , G06F9/34
CPC分类号： G06F9/384 , G06F9/3836 , G06F9/3855 , G06F9/3857
摘要： A processor system and method that reduces the number of register value copying made from alias registers to corresponding real (architectural) registers. The method entails determining whether to copy the register value generated by executing an instruction from the alias register to the real register at the time the reorder buffer entry associated with the alias register is needed for a new instruction. If before the reorder buffer is needed for a new instruction, an interim instruction resulted in a new register value for the real register, then the original register value would be invalid at the time the reorder buffer entry is needed for the new instruction. Thus, there would not be a need to copy the original register value to the real register. The reduction in copying can make the processor system consume less power.
摘要翻译：一种处理器系统和方法，可将从别名寄存器进行的寄存器值复制数目减少到相应的实际（体系结构）寄存器。该方法需要在新指令需要与别名寄存器相关联的重排序缓冲器条目时确定是否将通过执行来自别名寄存器的指令生成的寄存器值复制到实数寄存器。如果在新指令需要重新排序缓冲区之前，临时指令将导致实际寄存器的新寄存器值，则在新指令需要重新排序缓冲区条目时，原始寄存器值将无效。因此，不需要将原始寄存器值复制到实际寄存器。复制的减少可以使处理器系统消耗更少的电力。

10. 发明授权

US08074131B2 Generic debug external connection (GDXC) for high integration integrated circuits 有权
标题翻译：通用调试外部连接（GDXC）用于高集成度集成电路
公开(公告)号：US08074131B2
公开(公告)日：2011-12-06
申请号：US12495583
申请日：2009-06-30
申请人： Tsvika Kurts , Guillermo Savransky , Jason Ratner , Eilon Hazan , Daniel Skaba , Sharon Elmosnino , Geeyarpuram N. Santhanakrishnan
发明人： Tsvika Kurts , Guillermo Savransky , Jason Ratner , Eilon Hazan , Daniel Skaba , Sharon Elmosnino , Geeyarpuram N. Santhanakrishnan
IPC分类号： G01R31/28
CPC分类号： G01R31/31705 , G06F11/2236
摘要： A high integration integrated circuit may comprise a plurality of processing cores, a graphics processing unit, and an uncore area coupled to an interface structure such as a ring structure. A generic debug external connection (GDXC) logic may be provisioned proximate to the end point of the ring structure. The GDXC logic may receive internal signals occurring in the uncore area, within the ring structure and on the interfaces provisioned between the plurality of cores and the ring structure. The GDXC logic may comprise a qualifier to selectively control the entry of the packets comprising information of the internal signals into the queue. The GDXC logic may then transfer the packets stored in the queues to a port provisioned on the surface of the integrated circuit packaging to provide an external interface to the analysis tools.
摘要翻译：高集成集成电路可以包括多个处理核心，图形处理单元，以及耦合到诸如环形结构的接口结构的无孔区域。通用调试外部连接（GDXC）逻辑可以在环形结构的端点附近提供。 GDXC逻辑可以接收在环形结构内以及在多个核心和环形结构之间提供的接口上的非空间区域中发生的内部信号。 GDXC逻辑可以包括限定符，用于选择性地控制包括内部信号的信息的包的入口到队列中。然后，GDXC逻辑可以将存储在队列中的分组传送到集成电路封装表面上提供的端口，以提供到分析工具的外部接口。

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