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    • 5. 发明授权
      US08104014B2 Regular local clock buffer placement and latch clustering by iterative optimization 有权
    • Regular local clock buffer placement and latch clustering by iterative optimization
    • 通过迭代优化进行常规本地时钟缓冲放置和锁存器聚类
    • US08104014B2
    • 2012-01-24
    • US12022951
    • 2008-01-30
    • Ruchir Puri , Haifeng Qian , Chin Ngai Sze , James Warnock
    • Ruchir Puri , Haifeng Qian , Chin Ngai Sze , James Warnock
    • G06F17/50
    • G06F17/5077 , G06F2217/62
    • Power, routability and electromigration have become crucial issues in modem microprocessor designs. In high performance designs, clocks are the highest consumer of power. Arranging clocking components with regularity so as to minimize the capacitance of the clock nets can help reduce clock power, however, it may hurt performance due to some loss of flexibility in physically placing those components. The present invention provides techniques to optimally design a clock network by logically assigning clusters of the latches to respective clock distribution structures, placing clock pins at favored pin locations, and placing clock distribution structures directly underneath the clock pins. The clock distribution structures may be moved to favored distribution locations along the clock stripes, and new optimal clustering generated between the latches and the clock distribution structures. These three optimizations are preferably repeated iteratively to derive a local optimal solution for the clock network.
    • 电源，路由和电迁移已成为现代微处理器设计中的关键问题。 在高性能设计中，时钟是功耗最大的消费者。 安排时钟组件的规律性，以便最小化时钟网络的电容可以帮助减少时钟功率，但是，由于物理放置这些组件的一些灵活性，可能会损害性能。 本发明提供了通过将锁存器的簇逻辑地分配到相应的时钟分布结构来优化设计时钟网络的技术，将时钟引脚置于有利的引脚位置，并将时钟分配结构直接放置在时钟引脚下方。 时钟分配结构可以沿着时钟条移动到有利的分配位置，并且在锁存器和时钟分配结构之间产生新的最优聚类。 优选地重复地重复这三个优化以导出时钟网络的局部最优解。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明申请
      US20090193377A1 REGULAR LOCAL CLOCK BUFFER PLACEMENT AND LATCH CLUSTERING BY ITERATIVE OPTIMIZATION 有权
    • REGULAR LOCAL CLOCK BUFFER PLACEMENT AND LATCH CLUSTERING BY ITERATIVE OPTIMIZATION
    • 通过迭代优化的常规本地时钟缓冲器放置和锁存器
    • US20090193377A1
    • 2009-07-30
    • US12022951
    • 2008-01-30
    • Ruchir Puri , Haifeng Qian , Chin Ngai Sze , James Warnock
    • Ruchir Puri , Haifeng Qian , Chin Ngai Sze , James Warnock
    • G06F17/50
    • G06F17/5077 , G06F2217/62
    • Power, routability and electromigration have become crucial issues in modem microprocessor designs. In high performance designs, clocks are the highest consumer of power. Arranging clocking components with regularity so as to minimize the capacitance of the clock nets can help reduce clock power, however, it may hurt performance due to some loss of flexibility in physically placing those components. The present invention provides techniques to optimally design a clock network by logically assigning clusters of the latches to respective clock distribution structures, placing clock pins at favored pin locations, and placing clock distribution structures directly underneath the clock pins. The clock distribution structures may be moved to favored distribution locations along the clock stripes, and new optimal clustering generated between the latches and the clock distribution structures. These three optimizations are preferably repeated iteratively to derive a local optimal solution for the clock network.
    • 电源，路由和电迁移已成为现代微处理器设计中的关键问题。 在高性能设计中，时钟是功耗最大的消费者。 安排时钟组件的规律性，以便最小化时钟网络的电容可以帮助减少时钟功率，但是，由于物理放置这些组件的一些灵活性，可能会损害性能。 本发明提供了通过将锁存器的簇逻辑地分配到相应的时钟分配结构来优化设计时钟网络的技术，将时钟引脚置于有利的引脚位置，并将时钟分配结构直接放置在时钟引脚下方。 时钟分配结构可以沿着时钟条移动到有利的分配位置，并且在锁存器和时钟分配结构之间产生新的最优聚类。 优选地重复地重复这三个优化以导出时钟网络的局部最优解。
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    • 7. 发明申请
      US20100257499A1 TECHNIQUES FOR FAST AREA-EFFICIENT INCREMENTAL PHYSICAL SYNTHESIS 审中-公开
    • TECHNIQUES FOR FAST AREA-EFFICIENT INCREMENTAL PHYSICAL SYNTHESIS
    • 用于快速增强体力合成的技术
    • US20100257499A1
    • 2010-10-07
    • US12416960
    • 2009-04-02
    • Charles J. Alpert , Zhuo Li , Chin Ngai Sze , Louise H. Trevillyan , Ying Zhou
    • Charles J. Alpert , Zhuo Li , Chin Ngai Sze , Louise H. Trevillyan , Ying Zhou
    • G06F17/50
    • G06F17/5068
    • A fast technique for circuit optimization in a physical synthesis flow iteratively repeats slew-driven (timerless) buffering and repowering with a changing slew target. Buffers are added as necessary with each iteration to bring the nets in line with the new slew target, but any nets having positive slack from the previous iteration are skipped, and that slack information is cached for future timing analysis. Buffer insertion is iteratively repeated with incrementally decreasing slew until a minimum slew is reached, or when none of the nets have negative slack. Iteratively repeating the timerless buffering and repowering while gradually decreasing the slew constraint in this manner results in a design structure which retains high quality of results with significantly smaller area and wire length, and with only a small computational overhead.
    • 物理合成流中电路优化的快速技术可以迭代地重复使用转换驱动（定时器）缓冲并使用更改的转换目标重新启动。 根据需要，每次迭代添加缓冲区，使网格与新的转换目标一致，但是跳过与上一次迭代相反的任何网络，并且缓存信息被缓存以便将来进行时序分析。 缓冲区插入被迭代重复，逐渐减小，直到达到最小的转差，或者当没有网络有负的松弛时。 以这种方式迭代地重复定时器缓冲和重新赋能，同时以这种方式逐渐减小摆动约束导致设计结构，其保持高质量的结果，具有明显更小的面积和导线长度，并且仅具有小的计算开销。
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    • 8. 发明授权
      US08010926B2 Clock power minimization with regular physical placement of clock repeater components 失效
    • Clock power minimization with regular physical placement of clock repeater components
    • 时钟功率最小化，具有定时物理放置的时钟中继器组件
    • US08010926B2
    • 2011-08-30
    • US12022849
    • 2008-01-30
    • Charles J. Alpert , Ruchir Puri , Shyam Ramji , Ashish K. Singh , Chin Ngai Sze
    • Charles J. Alpert , Ruchir Puri , Shyam Ramji , Ashish K. Singh , Chin Ngai Sze
    • G06F17/50
    • G06F17/5077 , G06F2217/62
    • Power, routability and electromigration have become crucial issues in modern microprocessor designs. In high performance designs, clocks are the highest consumer of power. Arranging clocking components with regularity so as to minimize the capacitance on the clock nets can help reduce clock power, however, it may hurt performance due to some loss of flexibility in physically placing those components. The present invention provides techniques to optimally place clock components in a regular fashion so as to minimize clock power within a performance constraint. A rectangular grid is created and clock distribution structures are assigned to the grid intersection points. Latches are then located around the clock distribution structures to minimize an overall distance for connections between the latches and respective clock distribution structures. The horizontal and vertical pitches of the grid may be independently adjusted to achieve a more uniform spread of the clock distribution structures.
    • 电力，可布线性和电迁移在现代微处理器设计中成为关键问题。 在高性能设计中，时钟是功耗最大的消费者。 排列时钟元件的规律性，以便最小化时钟网络上的电容可以帮助降低时钟功率，但是，由于物理放置这些组件的灵活性会有所损失，可能会损害性能。 本发明提供了以规则方式最佳地放置时钟组件以便在性能约束内最小化时钟功率的技术。 创建矩形网格，并将时钟分配结构分配给网格交点。 然后锁存器位于时钟分布结构周围，以最小化锁存器和相应时钟分配结构之间的连接的总距离。 可以独立地调整网格的水平和垂直间距以实现时钟分配结构的更均匀的扩展。
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    • 9. 发明申请
      US20090193376A1 CLOCK POWER MINIMIZATION WITH REGULAR PHYSICAL PLACEMENT OF CLOCK REPEATER COMPONENTS 失效
    • CLOCK POWER MINIMIZATION WITH REGULAR PHYSICAL PLACEMENT OF CLOCK REPEATER COMPONENTS
    • 时钟功率最小化与定时重放组件的正常放置
    • US20090193376A1
    • 2009-07-30
    • US12022849
    • 2008-01-30
    • Charles J. Alpert , Ruchir Puri , Shyam Ramji , Ashish K. Singh , Chin Ngai Sze
    • Charles J. Alpert , Ruchir Puri , Shyam Ramji , Ashish K. Singh , Chin Ngai Sze
    • G06F17/50
    • G06F17/5077 , G06F2217/62
    • Power, routability and electromigration have become crucial issues in modem microprocessor designs. In high performance designs, clocks are the highest consumer of power. Arranging clocking components with regularity so as to minimize the capacitance on the clock nets can help reduce clock power, however, it may hurt performance due to some loss of flexibility in physically placing those components. The present invention provides techniques to optimally place clock components in a regular fashion so as to minimize clock power within a performance constraint. A rectangular grid is created and clock distribution structures are assigned to the grid intersection points. Latches are then located around the clock distribution structures to minimize an overall distance for connections between the latches and respective clock distribution structures. The horizontal and vertical pitches of the grid may be independently adjusted to achieve a more uniform spread of the clock distribution structures.
    • 电源，路由和电迁移已成为现代微处理器设计中的关键问题。 在高性能设计中，时钟是功耗最大的消费者。 排列时钟元件的规律性，以便最小化时钟网络上的电容可以帮助降低时钟功率，但是，由于物理放置这些组件的一些灵活性可能会损害性能。 本发明提供了以规则方式最佳地放置时钟组件以便在性能约束内最小化时钟功率的技术。 创建矩形网格，并将时钟分配结构分配给网格交点。 然后锁存器位于时钟分布结构周围，以最小化锁存器和相应时钟分配结构之间的连接的总距离。 可以独立地调整网格的水平和垂直间距以实现时钟分配结构的更均匀的扩展。
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