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    • 6. 发明授权
      US5388247A History buffer control to reduce unnecessary allocations in a memory stream buffer 失效
    • History buffer control to reduce unnecessary allocations in a memory stream buffer
    • 历史缓冲区控制，以减少内存流缓冲区中的不必要的分配
    • US5388247A
    • 1995-02-07
    • US197376
    • 1994-02-16
    • Paul M. Goodwin , Kurt M. Thaller , Barry A. Maskas
    • Paul M. Goodwin , Kurt M. Thaller , Barry A. Maskas
    • G06F9/38 , G06F12/02 , G06F11/34
    • G06F12/0215 , G06F9/383 , G06F9/3832
    • A read buffering system employs a bank of FIFOs to hold sequential read data for a number of data streams being fetched by a computer. The FIFOs are located in the memory controller, so the system bus is not used in memory accesses used to fill the stream buffer. The system stores addresses used for read requests made by a CPU, and if a next sequential address is then detected in a subsequent read request, this is designated to be a stream (i.e., sequential reads). When a stream is thus detected, data is fetched from DRAM memory for addresses following the sequential address, and this prefetched data is stored in one of the FIFOs. The system also prevents the unnecessary prefetching of data by preventing certain CPU requests from being used to detect streams. A FIFO is selected using a least-recently-used algorithm. When the CPU subsequently makes a read request for data in a FIFO, this data can be returned without making a memory access. By taking advantage of page mode, access to the DRAM memory for the prefetch operations can be transparent to the CPU, resulting in substantial performance improvement if sequential accesses are frequent. The data is stored in the DRAMs with ECC check bits, and error detection and correction (EDC) is performed on the read data downstream of the stream buffer, so the stream buffer is protected by EDC.
    • 读取缓冲系统使用一组FIFO来保存由计算机取出的多个数据流的顺序读取数据。 FIFO位于存储器控制器中，因此系统总线不用于用于填充流缓冲器的存储器访问。 该系统存储用于由CPU进行的读取请求的地址，并且如果随后的读取请求中检测到下一个顺序地址，则将其指定为流（即顺序读取）。 当如此检测到流时，数据从DRAM存储器中取出顺序地址之后的地址，并且该预取数据存储在FIFO之一中。 该系统还通过防止某些CPU请求被用于检测流来防止数据的不必要的预取。 使用最近最少使用的算法选择FIFO。 当CPU随后对FIFO中的数据进行读取请求时，可以返回该数据而不进行存储器访问。 通过利用页面模式，对于预取操作的DRAM存储器的访问对于CPU是透明的，如果顺序访问是频繁的，则导致显着的性能改善。 将数据存储在具有ECC校验位的DRAM中，并且对流缓冲器的下游的读取数据执行错误检测和校正（EDC），因此流缓冲器被EDC保护。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US5357529A Error detecting and correcting apparatus and method with transparent test mode 失效
    • Error detecting and correcting apparatus and method with transparent test mode
    • 具有透明测试模式的错误检测和校正装置和方法
    • US5357529A
    • 1994-10-18
    • US872977
    • 1992-04-24
    • David A. Tatosian , Donald W. Smelser , Paul M. Goodwin
    • David A. Tatosian , Donald W. Smelser , Paul M. Goodwin
    • G06F11/10 , G11C29/24 , H03M13/00
    • G06F11/1052 , G11C29/24
    • System for testing memory associated with a set of check bits in an EDC system. The circuitry of the invention includes an EDC circuit; multiplexers; and a memory with first storage bits, second storage bits, and third storage bits. In writing data to the memory, a multi-bit data word having a first group of data bits and a second group of data bits is first received from a CPU bus. The first group of bits is written to the first storage bits. In a "normal" mode, the second group of bits is written to the second storage bits. A set of check bits are calculated by the EDC circuit and written to the third storage bits. In the "swap" mode, the second group of data bits is stored in the third storage bits. "Alternate" bits are calculated by the EDC circuit, and written to the second storage bits. In memory reads, contents of all of the storage bits are received from the memory and directed to the error detecting circuit. The contents of the first storage bits are directed to error correction circuit. In the normal mode, the contents of the second storage bits are directed to the error correction circuit; this data is corrected if necessary, and placed on the CPU bus. In the swap mode, the contents of the third storage bits are supplied to the error correcting circuit and, along with the contents of the first storage bits, placed on the CPU bus without error correction.
    • 用于测试与EDC系统中的一组校验位相关联的存储器的系统。 本发明的电路包括EDC电路; 多路复用器 以及具有第一存储位，第二存储位和第三存储位的存储器。 在将数据写入存储器时，首先从CPU总线接收具有第一组数据位和第二组数据位的多位数据字。 第一组位被写入到第一个存储位。 在“正常”模式中，第二组位被写入第二存储位。 一组校验位由EDC电路计算并写入第三个存储位。 在“交换”模式中，第二组数据位存储在第三存储位中。 “替代”位由EDC电路计算，并写入第二个存储位。 在存储器读取中，从存储器接收所有存储位的内容并被引导到错误检测电路。 第一存储位的内容被引导到纠错电路。 在正常模式中，第二存储位的内容被引导到纠错电路; 如果需要，该数据将被更正，并放在CPU总线上。 在交换模式中，第三存储位的内容被提供给纠错电路，并且与第一存储位的内容一起被提供在CPU总线上，而不进行纠错。
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    • 10. 发明授权
      US5659713A Memory stream buffer with variable-size prefetch depending on memory interleaving configuration 失效
    • Memory stream buffer with variable-size prefetch depending on memory interleaving configuration
    • 具有可变大小预取的内存流缓冲区取决于内存交错配置
    • US5659713A
    • 1997-08-19
    • US568520
    • 1995-12-07
    • Paul M. Goodwin , David A. Tatosian , Donald Smelser
    • Paul M. Goodwin , David A. Tatosian , Donald Smelser
    • G06F12/08 , G06F7/10
    • G06F12/0862 , G06F2212/6022 , G06F2212/6026
    • A read buffering system and method employs a bank of FIFOs to hold sequential read data for a number of data streams being fetched by a computer. The FIFOs are located in the memory controller, so the system bus is not used in the memory accesses needed to fill the stream buffer. The buffer system stores addresses used for read requests made by a CPU, and if a next sequential address is then detected in a subsequent read request, this is designated to be a stream (i.e., sequential reads). When a stream is thus detected, data is fetched from DRAM memory for addresses following the sequential address, and this prefetched data is stored in one of the FIFOs. A FIFO is selected using a least-recently-used algorithm. When the CPU subsequently makes a read request for data in a FIFO, this data can be returned without making a memory access, and so the access time seen by the CPU is shorter. By taking advantage of page mode, access to the DRAM memory for the prefetch operations can be transparent to the CPU, resulting in substantial performance improvement if sequential accesses are frequent. One feature is appending page mode read cycles to a normal read, in order to fill the FIFO. The data is stored in the DRAMs with ECC check bits, and error detection and correction (EDC) is performed on the read data downstream of the stream buffer, so the data in the stream buffer is protected by EDC.
    • 读取缓冲系统和方法使用一组FIFO来保存由计算机取出的多个数据流的顺序读取数据。 FIFO位于存储器控制器中，因此系统总线不用于填充流缓冲器所需的存储器访问。 缓冲器系统存储由CPU进行的读取请求所用的地址，并且如果随后的读取请求中检测到下一个顺序地址，则将其指定为流（即顺序读取）。 当如此检测到流时，数据从DRAM存储器中取出顺序地址之后的地址，并且该预取数据存储在FIFO之一中。 使用最近最少使用的算法选择FIFO。 当CPU随后对FIFO中的数据进行读取请求时，可以返回该数据而不进行存储器访问，因此CPU所看到的访问时间较短。 通过利用页面模式，对于预取操作的DRAM存储器的访问对于CPU是透明的，如果顺序访问是频繁的，则导致显着的性能改善。 一个功能是将页面模式读取周期附加到正常读取，以填充FIFO。 数据存储在具有ECC校验位的DRAM中，并且在流缓冲器的下游的读取数据上执行错误检测和校正（EDC），因此流缓冲器中的数据由EDC保护。
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