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1. 发明申请

US20140059170A1 PACKET PROCESSING OF DATA USING MULTIPLE MEDIA ACCESS CONTROLLERS 审中-公开
标题翻译：使用多媒体访问控制器的数据分组处理
公开(公告)号：US20140059170A1
公开(公告)日：2014-02-27
申请号：US13976460
申请日：2012-05-02
申请人： Iosif Gasparakis , Peter P. Waskiewicz, JR. , Ilango S. Ganga , Terry V. Hulett , Parathasarathy Sarangam
发明人： Iosif Gasparakis , Peter P. Waskiewicz, JR. , Ilango S. Ganga , Terry V. Hulett , Parathasarathy Sarangam
IPC分类号： H04L29/08
CPC分类号： H04L67/02 , G06F9/45533 , H04L69/321
摘要： Examples are disclosed for a device having at least two media access controllers. In some examples, a first media access controller may be coupled to a host computing device. A second media access controller may be coupled to one or more processor circuits arranged to perform packet processing of data payloads for one or more data frames forwarded through the first media access controller and/or forwarded through the second media access controller. The first media access controller may be coupled to the second media access controller via a communication link. Other examples are described and claimed.
摘要翻译：公开了具有至少两个媒体访问控制器的设备的示例。在一些示例中，第一媒体访问控制器可以耦合到主计算设备。第二媒体接入控制器可以耦合到一个或多个处理器电路，其被布置为对通过第一媒体接入控制器转发的一个或多个数据帧执行数据有效载荷的分组处理和/或通过第二媒体接入控制器转发。第一媒体接入控制器可以经由通信链路耦合到第二媒体接入控制器。其他的例子被描述和要求保护。

2. 发明授权

US4802086A FINUFO cache replacement method and apparatus 失效
标题翻译： FINUFO缓存替换方法和装置
公开(公告)号：US4802086A
公开(公告)日：1989-01-31
申请号：US2335
申请日：1987-01-09
申请人： James G. Gay , Jesse R. Wilson , William C. Moyer , Terry V. Hulett
发明人： James G. Gay , Jesse R. Wilson , William C. Moyer , Terry V. Hulett
IPC分类号： G06F12/12 , G06F13/00
CPC分类号： G06F12/123
摘要： A cache location selector selects locations in a cache for loading new information using either a valid chain, if not all locations already contain valid information, or a history loop otherwise. The valid chain selects the "highest" location in the cache which does not already contain valid information. The history loop selects locations in accordance with a modified form of the First-In-Not-Used-First-Out (FINUFO) replacement scheme. Both the valid chain and the history loop are fully and efficiently implemented in hardware. During normal cache operation, both the valid chain and the history loop continuously seek an appropriate location to be used for the next load. As a result, that location is preselected well before the load is actually required.
摘要翻译：高速缓存位置选择器选择高速缓存中的位置，以使用有效链（如果不是全部位置都已经包含有效信息），否则使用历史循环来加载新信息。有效链选择缓存中不包含有效信息的“最高”位置。历史循环根据先入先出先出（FINUFO）替换方案的修改形式选择位置。有效的链路和历史循环都是在硬件中完全有效地实现的。在正常的高速缓存操作期间，有效链和历史循环都将持续寻找适合下一次加载的位置。因此，在实际需要负载之前，该位置是预选的。

3. 发明授权

US4680760A Accelerated test apparatus and support logic for a content addressable memory 失效
标题翻译：用于内容可寻址存储器的加速测试装置和支持逻辑
公开(公告)号：US4680760A
公开(公告)日：1987-07-14
申请号：US762656
申请日：1985-08-05
申请人： Grady L. Giles , Jesse R. Wilson , Terry V. Hulett
发明人： Grady L. Giles , Jesse R. Wilson , Terry V. Hulett
IPC分类号： G11C29/34 , G06F1/00
CPC分类号： G11C29/34
摘要： Accelerated test circuitry and support logic to test a content addressable memory (CAM). In a CAM array of n entries of m bits per entry, the testing of each word lind, each memory element, each exclusive OR (XOR) comparator and each match line may be thoroughly and quickly tested by means of the parallelism inherent in a CAM array and by the addition of a bulk load mechanism to enable all of the word lines simultaneously. The further addition of an ALLHIT indicator to assess all of the match lines in a single operation also reduces the number of operations and simplifies the test algorithm. The ALLHIT indicator may be an AND gate or a scan path.
摘要翻译：加速测试电路和支持逻辑来测试内容可寻址存储器（CAM）。在每个条目的m位n个条目的CAM阵列中，可以通过CAM中固有的并行性来彻底地和快速地测试每个字lind，每个存储元件，每个异或（XOR）比较器和每个匹配线的测试并通过添加大容量负载机制来同时使所有的字线。在单个操作中进一步添加ALLHIT指示器来评估所有匹配线也减少了操作次数并简化了测试算法。 ALLHIT指示符可以是AND门或扫描路径。

4. 发明授权

US4580213A Microprocessor capable of automatically performing multiple bus cycles 失效
标题翻译：能够自动执行多个总线周期的微处理器
公开(公告)号：US4580213A
公开(公告)日：1986-04-01
申请号：US395957
申请日：1982-07-07
申请人： Terry V. Hulett , William C. Moyer , Bradly A. Setering , Michael E. Spak
发明人： Terry V. Hulett , William C. Moyer , Bradly A. Setering , Michael E. Spak
IPC分类号： G06F13/38 , G06F13/40 , G06F13/42 , G06F11/00
CPC分类号： G06F13/4221 , G06F13/38 , G06F13/4018 , G06F13/4234
摘要： A microprocessor is disclosed having a bus controller which is capable of automatically performing multiple bus cycles in response to a multi-cycle signal received from the control unit. The bus controller includes means for automatically incrementing the access address provided by the control unit, and for controlling the transfer of the data between the bus and respective destinations in the control units.
摘要翻译：公开了一种具有总线控制器的微处理器，该总线控制器能够响应于从控制单元接收到的多周期信号自动执行多个总线周期。总线控制器包括用于自动递增由控制单元提供的访问地址并用于控制总线与控制单元中各个目的地之间的数据传送的装置。

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