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1. 发明专利

JP2007242003A Technique for using memory attributes 有权
标题翻译：使用存储器属性的技术
公开(公告)号：JP2007242003A
公开(公告)日：2007-09-20
申请号：JP2007028172
申请日：2007-02-07
申请人： Intel Corp , インテル・コーポレーション
发明人： JACOBSON QUINN , BRACY ANNE , WANG HONG , SHEN JOHN , HAMMARLUND PER , MERTEN MATTHEW , SRINIVAS SURESH , DOSHI KSHITIJ , CHINYA GAUTHAM , SAHA BRATIN , ADL-TABATABAI ALI-REZA , SHEAFFER GAD
IPC分类号： G06F12/08
CPC分类号： G06F12/0815 , G06F11/3471 , G06F11/3648 , G06F12/0804 , G06F12/0817 , G06F12/0831 , G06F12/0842 , G06F12/145 , G06F2201/865
摘要： PROBLEM TO BE SOLVED: To provide a method for efficiently check memory properties in a microprocessor system. SOLUTION: Attribute bits indicating that a program has recently checked that a block of memory is appropriate for the current portion of the program to access, indicating that the program has analyzed this block of memory by a performance monitoring tool, or having properties such as access right are included in a cache memory line, and correspond to only one software thread of the program having multisoftware threads. The attribute bits are used to check the memory state of an address used by the program. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于有效地检查微处理器系统中的存储器特性的方法。解决方案：指示程序最近检查一个存储器块是否适合于程序当前部分访问的属性位，指示程序已经由性能监视工具分析了该块存储器，或者具有属性例如访问权被包括在高速缓存存储器行中，并且仅对应于具有多软件线程的程序的一个软件线程。属性位用于检查程序使用的地址的内存状态。版权所有（C）2007，JPO＆INPIT

2. 发明申请

WO2007092422A2 HARDWARE ACCELERATION FOR A SOFTWARE TRANSACTIONAL MEMORY SYSTEM 审中-公开
标题翻译：用于软件交易存储系统的硬件加速
公开(公告)号：WO2007092422A2
公开(公告)日：2007-08-16
申请号：PCT/US2007003112
申请日：2007-02-06
申请人： INTEL CORP , SAHA BRATIN , ADL-TABATABAI ALI-REZA , JACOBSON QUINN
发明人： SAHA BRATIN , ADL-TABATABAI ALI-REZA , JACOBSON QUINN
CPC分类号： G06F13/4243 , G06F9/3834 , G06F9/466 , G06F9/526
摘要： A method and apparatus for accelerating transactional execution. Barriers associated with shared memory lines referenced by memory accesses within a transaction are only invoked/executed the first time the shared memory lines are accessed within a transaction. Hardware support, such as a transaction field/transaction bits, are provided to determine if an access is the first access to a shared memory line during a pendancy of a transaction. Additionally, in an aggressive operational mode version numbers representing versions of elements stored in shared memory lines are not stored and validated upon commitment to save on validation costs. Moreover, even in a cautious mode, that stores version numbers to enable validation, validation costs may not be incurred, if eviction of accessed shared memory lines do not occur during execution of the transaction.
摘要翻译：一种用于加速事务执行的方法和装置。只有在事务中第一次访问共享内存条时，才会调用/执行与事务中的内存访问引用的共享内存条相关联的障碍。提供诸如事务字段/事务位之类的硬件支持来确定访问是否是在事务挂起期间对共享存储器行的第一次访问。另外，在积极的操作模式中，代表存储在共享存储器行中的元素的版本号的版本号在保存验证成本的承诺时不被存储和验证。而且，即使在谨慎的模式下，存储版本号以启用验证，如果在执行交易期间没有发生访问的共享内存条的驱逐，则可能不会产生验证成本。

3. 发明申请

WO2007002550A3 PRIMITIVES TO ENHANCE THREAD-LEVEL SPECULATION 审中-公开
标题翻译：改善螺纹状物质沉积的原理
公开(公告)号：WO2007002550A3
公开(公告)日：2007-05-31
申请号：PCT/US2006024727
申请日：2006-06-23
申请人： INTEL CORP , JACOBSON QUINN , WANG HONG , SHEN JOHN , CHINYA GAUTHAM , HAMMERLUND PER , ZOU XIANG , BIGBEE BRYANT , KAUSHKI SHIVNANDAN
发明人： JACOBSON QUINN , WANG HONG , SHEN JOHN , CHINYA GAUTHAM , HAMMERLUND PER , ZOU XIANG , BIGBEE BRYANT , KAUSHKI SHIVNANDAN
IPC分类号： G06F9/38 , G06F9/46
CPC分类号： G06F9/526 , G06F9/30087 , G06F9/30101 , G06F9/3834 , G06F9/3842 , G06F9/3851 , G06F9/3861
摘要： A processor may include an address monitor table and an atomic update table to support speculative threading. The processor may also include one or more registers to maintain state associated with execution of speculative threads. The processor may support one or more of the following primitives: an instruction to write to a register of the state, an instruction to trigger the committing of buffered memory updates, an instruction to read the a status register of the state, and/or an instruction to clear one of the state bits associated with trap/exception/interrupt handling. Other embodiments are also described and claimed.
摘要翻译：处理器可以包括地址监视器表和原子更新表以支持推测线程。处理器还可以包括一个或多个寄存器以保持与推测线程的执行相关联的状态。处理器可以支持以下原语中的一个或多个：写入状态的寄存器的指令，触发提交缓冲存储器更新的指令，读取状态的状态寄存器的指令，和/或指令来清除与陷阱/异常/中断处理相关的状态位之一。其他实施例也被描述和要求保护。

4. 发明专利

DE112006001698T5 未知
公开(公告)号：DE112006001698T5
公开(公告)日：2008-04-30
申请号：DE112006001698
申请日：2006-06-23
申请人： INTEL CORP
发明人： JACOBSON QUINN , WANG HONG , SHEN JOHN , CHINYA GAUTHAM , HAMMERLUND PER , ZOU XIANG , BIGBEE BRYANT , KAUSHKI SHIVNANDAN
IPC分类号： G06F9/38

5. 发明专利

DE102007006190B4 Techniken zur Verwendung von Speicher-Attributen 未知
公开(公告)号：DE102007006190B4
公开(公告)日：2017-10-26
申请号：DE102007006190
申请日：2007-02-07
申请人： INTEL CORP
发明人： JACOBSON QUINN , BRACY ANNE , WANG HONG , SHEN JOHN , HAMMARLUND PER , MERTEN MATTHEW , SRINIVAS SURESH , DOSHI KSHITIJ , CHINYA GAUTHAM , SAHA BRATIN , ADL-TABATABAI ALI-REZA , SHEAFFER GAD
IPC分类号： G06F12/02 , G06F12/00
摘要： Maschinenlesbares Medium, auf dem ein Satz Befehle gespeichert ist, die, wenn sie von einer Maschine ausgeführt werden, die Maschine dazu veranlassen, ein Verfahren auszuführen, das aufweist: Lesen eines Attributbits (115), welches einer Cache-Speicherlinie (105) zugeordnet ist, wobei die Cache-Speicherlinie (105) nur einem Software-Thread in einem Multi-Thread-Programm zugeordnet ist, wobei das Attributbit (115) als ein Ergebnis des Ausführens eines Befehls geprüft wird, und wobei das Attributbit (115) durch Ausführen eines load_check Befehls gelesen wird und das Attributbit durch Ausführen eines load_set Befehls gesetzt wird; Bestimmen des Werts des Attributbits (115), wobei das Bestimmen des Werts des Attributbits (115) das Ausführen eines Architekturszenarios in einem Prozessor der Maschine aufweist, wobei das Szenario bestimmt, ob die Cache-Speicherlinie (115) sich in einem unerwarteten Zustand befindet; Ausführen eines leichtgewichtigen Yield-Ereignisses in Reaktion auf das Bestimmen des Werts des Attributbits (115).

6. 发明专利

DE112006004265A5 Grundfunktionen zum Verbessern von Thread-Level Spekulation 未知
公开(公告)号：DE112006004265A5
公开(公告)日：2013-07-04
申请号：DE112006004265
申请日：2006-06-23
申请人： INTEL CORP
发明人： CHINYA GAUTHAM , SHEN JOHN , BIGBEE BRYANT , ZOU XIANG , JACOBSON QUINN , WANG HONG , HAMMERLUND PER , KAUSHKI SHIVNANDAN
IPC分类号： G06F9/38

7. 发明专利

DE112006002908T5 未知
公开(公告)号：DE112006002908T5
公开(公告)日：2008-09-18
申请号：DE112006002908
申请日：2006-10-19
申请人： INTEL CORP
发明人： JACOBSON QUINN , WANG HONG , SHEN JOHN , HAMMERLUND PER
IPC分类号： G06F9/46
摘要： A technique for thread synchronization and communication. More particularly, embodiments of the invention pertain to managing communication and synchronization among two or more threads of instructions being executing by one or more microprocessors or microprocessor cores.

8. 发明专利

DE102007006190A1 未知
公开(公告)号：DE102007006190A1
公开(公告)日：2007-08-30
申请号：DE102007006190
申请日：2007-02-07
申请人： INTEL CORP
发明人： JACOBSON QUINN , BRACY ANNE , WANG HONG , SHEN JOHN , HAMMARLUND PER , MERTEN MATTHEW , SRINIVAS SURESH , DOSHI KSHITIJ , CHINYA GAUTHAM , SAHA BRATIN , ADL-TABATABAI ALI-REZA , SHEAFFER GAD
IPC分类号： G06F12/02 , G06F12/00
摘要： A technique for using memory attributes to relay information to a program or other agent. More particularly, embodiments of the invention relate to using memory attribute bits to check various memory properties in an efficient manner.

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