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1. 发明授权

KR102160607B1 반도체 메모리 및 그의 구동 방법 有权
公开(公告)号：KR102160607B1
公开(公告)日：2020-09-29
申请号：KR1020140039349
申请日：2014-04-02
申请人： 에스케이하이닉스 주식회사
发明人： 이경하
IPC分类号： G11C11/4076 , G11C11/4063

2. 发明公开

KR1020160093988A 구동회로 및 구동회로를 이용한 구동방법 审中-实审
标题翻译：驱动电路及其驱动方法
公开(公告)号：KR1020160093988A
公开(公告)日：2016-08-09
申请号：KR1020150014970
申请日：2015-01-30
申请人： 에스케이하이닉스 주식회사
发明人： 이경하
IPC分类号： G11C11/406 , G11C11/4091
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40626 , G11C11/409 , G11C11/4091 , G11C11/40615 , G11C2211/406
摘要： 본발명에따른구동회로는구동회로는기입커맨드및 컬럼어드레스에기초하여기입제어신호를뱅크별로생성하는기입동작제어기, 오토리프레시(Auto refresh) 커맨드및 로우어드레스에기초하여오토리프레시플래그를생성하는로우제어기, 및온도플래그에기초하여기입제어신호및 오토리프레시플래그를활성화시키고, 활성화된기입제어신호또는활성화된오토리프레시플래그에기초하여오버드라이빙신호를생성하는감지증폭제어기를포함한다.
摘要翻译：根据本发明的驱动电路包括写操作控制器，其基于写命令和列地址生成每个存储体的写入控制信号，基于自动刷新命令生成自动刷新插头的低控制器和低地址和检测放大控制器，其基于温度插头激活写入控制信号和自动刷新插头，并且基于激活的写入控制信号或激活的自动刷新插头产生过驱动信号。因此，功耗可以最小化。

3. 发明授权

KR101226272B1 오토 프리차지 제어회로 有权
标题翻译：自动预调控制电路
公开(公告)号：KR101226272B1
公开(公告)日：2013-01-25
申请号：KR1020110008845
申请日：2011-01-28
申请人： 에스케이하이닉스 주식회사
发明人： 이경하
IPC分类号： G11C5/14 , G11C8/08 , G11C7/12 , G11C8/10
摘要： 본 발명은 오토 프리차지 인에이블 신호에 의해 인에이블 되는 오토 프리차지 커맨드와 특정 뱅크를 인에이블 시키는 뱅크 인에이블 신호에 응답하여 인에이블 되는 오토 프리차지 플래그 신호를 생성하는 오토 프리차지 플래그 신호 생성부; 및 상기 오토 프리차지 플래그 신호가 인에이블 되는 구간에 프리차지 커맨드가 입력되어도 상기 오토 프리차지 플래그 신호가 디스에이블 되는 시점에 프리차지 신호를 생성하는 프리차지 컨트롤부를 포함한다.

4. 发明公开

KR1020120076406A 내부클럭 생성회로 无效
标题翻译：内部时钟发生电路
公开(公告)号：KR1020120076406A
公开(公告)日：2012-07-09
申请号：KR1020100137924
申请日：2010-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 이경하
IPC分类号： G11C7/22 , G11C7/10 , G11C11/406
CPC分类号： G11C7/22 , G11C7/1066 , G11C7/1093 , G11C7/222 , G11C11/40611
摘要： PURPOSE: An inner clock generating circuit is provided to reduce current consumption due to unnecessary clock toggling by generating a read clock for a read operation and a write clock for a write operation. CONSTITUTION: A clock enable signal generating unit(10) generates a read clock enable signal enabled for a read operation and a write clock enable signal enabled for a write operation. An inner clock generating unit(20) generates a read clock enabled for the read operation in response to a read clock enable signal. The inner clock generating unit generates a write clock enabled in the write operation in response to a write clock enable signal.
摘要翻译：目的：提供一个内部时钟发生电路，通过产生用于读取操作的读取时钟和用于写入操作的写时钟来减少由于不必要的时钟切换引起的电流消耗。构成：时钟使能信号发生单元（10）产生为读操作启用的读时钟使能信号和为写操作启用的写时钟使能信号。内部时钟生成单元（20）响应于读取时钟使能信号产生用于读取操作的读取时钟。内部时钟发生单元响应写入时钟使能信号，在写入操作中产生使能的写入时钟。

5. 发明授权

KR101033464B1 반도체 집적 회로 有权
标题翻译：半导体集成电路
公开(公告)号：KR101033464B1
公开(公告)日：2011-05-09
申请号：KR1020080130991
申请日：2008-12-22
申请人： 에스케이하이닉스 주식회사
发明人： 이경하
IPC分类号： G11C7/10 , G11C7/22 , G11C8/04 , G11C8/10
CPC分类号： G11C7/222 , G11C7/1027 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/22 , G11C8/04 , G11C8/10
摘要： 반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 외부에서 라이트 모드와 리드 모드를 정의하는 명령어를 제공함에 따라 라이징 클럭 또는 폴링 클럭을 이용하여 라이트 명령 또는 리드 명령을 제공하는 명령어 디코더, 상기 라이트 명령에 응답하여 라이트 레이턴시만큼 외부 어드레스 및 상기 라이트 명령을 쉬프트시키는 쉬프트 레지스터부 및 상기 리드 모드시에는 상기 외부 어드레스를 컬럼 어드레스로서 래치하고, 상기 라이트 모드시에는 상기 쉬프트 레지스터로부터 제공된 라이트용 어드레스를 래치하여 상기 컬럼 어드레스로서 제공하는 컬럼 어드레스 래치부를 포함한다.
어드레스, 리드, 라이트, 클럭
摘要翻译：公开了一种半导体集成电路。根据本半导体集成电路公开的发明，并且光模式和使用根据上升时钟或轮询时钟以提供命令响应于所述命令解码器，以限定所述读取模式和写入命令外，提供一个写命令或读命令的光在读取模式下锁存外部地址作为列地址，并在写入模式下锁存移位寄存器提供的写入地址，并输出写入地址作为列地址列地址锁存器用于提供列地址。

6. 发明授权

KR100980057B1 프리차지 제어 회로 失效
标题翻译：前置控制电路
公开(公告)号：KR100980057B1
公开(公告)日：2010-09-03
申请号：KR1020070065851
申请日：2007-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 이경하 , 이종원
IPC分类号： G11C11/4091
CPC分类号： G11C7/12
摘要： 본 발명은 리드, 라이트 커맨드 신호 및 마지막 버스트 동작 모드 진입시 활성화되는 제1신호에 응답하여 프리차지 신호를 출력하되, 라이트 동작 모드에서 마지막 버스트 동작 모드가 종료될 때 상기 프리차지 신호를 인에이블시켜 출력하는 프리차지 제어부와, 상기 프리차지 신호에 응답하여 로컬 입출력 라인을 프리차지 하는 프리차지부를 포함하는 프리차지 제어 회로에 관한 것이다.
프리차지, 버스트, 라이트

7. 发明公开

KR1020070030534A 반도체 메모리의 주변회로 전원 공급 장치 失效
标题翻译：半导体存储器中外围电路的电源装置
公开(公告)号：KR1020070030534A
公开(公告)日：2007-03-16
申请号：KR1020050085267
申请日：2005-09-13
申请人： 에스케이하이닉스 주식회사
发明人： 권대한 , 이경하
IPC分类号： G11C5/14
摘要： 본 발명은 반도체 메모리 주변회로의 누설 전류 감소 효과는 유지하면서, 메모리 내의 면적 마진 감소를 방지할 수 있도록 하는 반도체 메모리의 주변회로 전원 공급 장치를 제시한다.
본 발명의 전원 공급 장치는 리프레쉬 동작에 따라 노멀 기준전압과 리프레쉬 기준전압 중 하나를 선택적으로 출력하는 기준전압 발생부, 및 상기 노멀 기준전압을 이용하여 노멀 동작전압을 생성하거나 상기 리프레쉬 기준전압을 이용하여 리프레쉬 동작전압을 생성하여 주변회로에 출력하는 주변회로 동작전압 발생부를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 회로의 구성을 간단화시킴으로써 회로 블록과 파워라인 망의 면적 마진 감소를 방지할 수 있는 이점이 있다.
메모리, 리프레쉬, 주변회로

8. 发明授权

KR100520173B1 어드레스 홀드 타임 제어 회로 失效
标题翻译：地址保持时间控制电路
公开(公告)号：KR100520173B1
公开(公告)日：2005-10-10
申请号：KR1020030097425
申请日：2003-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 이경하 , 김창일
IPC分类号： G11C11/4193
摘要： 본 발명은 어드레스 홀드 타임 제어 회로에 관한 것으로써, 특히, 슈도우(Pseudo) SRAM(Static Random Access Memory)에서 어드레스 홀드 타임을 정확히 제어할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 별도의 지연회로를 사용하지 않고, 어드레스 유효 신호와 어드레스 천이 검출 신호를 이용하여 로직적으로 어드레스 홀드 타임을 제어함으로써 디바이스의 리드/라이트 속도 향상과 더불어 레이아웃 면적을 줄일 수 있도록 한다.

9. 发明授权

KR100457163B1 온도 디텍터 회로 失效
标题翻译： 온도디텍터회로
公开(公告)号：KR100457163B1
公开(公告)日：2004-11-16
申请号：KR1020020082352
申请日：2002-12-23
申请人： 에스케이하이닉스 주식회사
发明人： 이경하
IPC分类号： G01K7/00
摘要： PURPOSE: A temperature detector circuit is provided to minimize a variation of a temperature characteristic of a delay signal and to prevent a cross point of delay signals from being varied by using a multi delay circuit. CONSTITUTION: A temperature detector circuit includes delay sections(40,41), an activating section(42), a detector(43), an encoder(44), a decoder and a path gate(46). The delay section(40) receives an input signal and outputs a delay signal and a delay test signal. The delay section(41) receives an input signal and outputs a plurality of delay signals. The activating section(42) receives an input signal and the delay signal and outputs an activating signal to the decoder(42). The detector(43) receives the delay signals and an active signal from the delay sections(40,41), respectively, and outputs a detection signal.
摘要翻译：目的：提供温度检测器电路以最小化延迟信号的温度特性的变化并且防止延迟信号的交叉点通过使用多延迟电路而改变。构成：温度检测器电路包括延迟部分40,41，激活部分42，检测器43，编码器44，解码器和路径门46。延迟部分（40）接收输入信号并输出延迟信号和延迟测试信号。延迟部分（41）接收输入信号并输出多个延迟信号。激活部分（42）接收输入信号和延迟信号并向解码器（42）输出激活信号。检测器（43）分别从延迟部分（40,41）接收延迟信号和有效信号，并输出检测信号。

10. 发明授权

KR100386619B1 에스램 셀 어레이 失效
标题翻译： 에스램셀어레이
公开(公告)号：KR100386619B1
公开(公告)日：2003-06-09
申请号：KR1020010025834
申请日：2001-05-11
申请人： 에스케이하이닉스 주식회사
发明人： 권태우 , 이경하
IPC分类号： G11C11/41
摘要： PURPOSE: A SRAM cell array is provided, which can improve an operation characteristics and a reliability of a device by minimizing a voltage increase at a VSS node by dispersing uniformly a current flowing in cells selected at the same time. CONSTITUTION: N type well regions(52) are formed in a P type well region(51), and are used as Vcc supply lines. The first and the second active region are formed in the N type well region. The third, the fourth, the fifth and the sixth active region are formed in the P type well region, and are located above and below a Y direction one by one in correspondence to the first and the second active region. A Vss line is connected to a part passing a separation region between the first and the second active region along the Y direction and is connected to a part crossing the above part along a X direction on the third and the fourth active region and on the fifth and the sixth active region. A Vcc interconnect connects a Vcc pickup region formed in the N type well region and the first and the second active region. Conductive lines(62a,62b,62c,62d) form four unit cells on the active regions. And a bit line(60) and /bit lines(61) pass the unit cell along the Y direction without being overlapped with the Vss line, and word lines(59a,59b) pass the third and the fourth active region and the fifth and the sixth active region along the X direction without being overlapped with the Vss line.
摘要翻译：目的：提供一种SRAM单元阵列，其通过均匀地分散在同时选择的单元中流动的电流来最小化VSS节点处的电压增加，可以改进器件的操作特性和可靠性。构成：N型阱区（52）形成在P型阱区（51）中，并用作Vcc供应线。第一和第二有源区形成在N型阱区中。第三，第四，第五和第六有源区域形成在P型阱区域中，并且与第一和第二有源区域对应地位于Y方向的上方和下方。 Vss线连接到沿着Y方向穿过第一和第二有源区之间的分隔区的部分，并且连接到在第三和第四有源区上以及第五和第四有源区上沿着X方向与上述部分交叉的部分和第六有源区域。 Vcc互连连接在N型阱区中形成的Vcc拾取区和第一和第二有源区。导电线（62a，62b，62c，62d）在有源区上形成四个单元电池。并且位线（60）和/位线（61）沿着Y方向通过单位单元而不与Vss线重叠，并且字线（59a，59b）通过第三和第四有源区以及第五和第四有源区沿着X方向的第六有源区域不与Vss线重叠。

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