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1. 发明专利

JP2016512390A スイッチング層および中間電極層を有した抵抗性スイッチングデバイス並びにその形成方法审中-公开
标题翻译：具有开关层和中间电极层及其形成方法电阻开关装置
公开(公告)号：JP2016512390A
公开(公告)日：2016-04-25
申请号：JP2015560179
申请日：2014-01-10
申请人：アデストテクノロジーズコーポレーションAdesto Technologies Corporation , アデストテクノロジーズコーポレーションAdesto Technologies Corporation
发明人：アールジェイムソン三世ジョン , アールジェイムソン三世ジョン , イーサンチェスジョン , イーサンチェスジョン , ティーリーウェイ , ティーリーウェイ , イー　マ , マイー , ピーゴピナスヴェンカテシュ , ピーゴピナスヴェンカテシュ , サラコウシャンフォローザン , サラコウシャンフォローザン
IPC分类号： H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： H01L45/1625 , H01L27/2409 , H01L27/2463 , H01L45/08 , H01L45/1233 , H01L45/1253 , H01L45/146 , H01L45/16 , H01L45/165
摘要：本発明の一実施形態において、抵抗性スイッチングデバイス11は、基板上に配置され、且つ第1の電位ノードに結合された第1の電極120を含む。スイッチング層130は、第1の電極120上に配置される。導電性アモルファス層140は、スイッチング層130上に配置される。第2の電極150は、導電性アモルファス層140上に配置され、且つ第2の電位ノードに結合される。【選択図】図1A
摘要翻译：在本发明的一个实施例中，电阻开关装置11包括设置在衬底上的第一电极120，是和耦合到第一电势节点。开关层130设置在第一电极120。导电非晶层140被设置在开关层130上。第二电极150被布置在导电性无定形层140上，是和耦合到第二电势节点。点域1A

2. 发明专利

JP2019050403A スイッチング層および中間電極層を有した抵抗性スイッチングデバイス並びにその形成方法审中-公开
公开(公告)号：JP2019050403A
公开(公告)日：2019-03-28
申请号：JP2018208650
申请日：2018-11-06
申请人：アデストテクノロジーズコーポレーション , ADESTO TECHNOLOGIES CORPORATION
发明人：ジョンアールジェイムソン三世 , ジョンイーサンチェス , ウェイティーリー , イーマ , ヴェンカテシュピーゴピナス , フォローザンサラコウシャン
IPC分类号： H01L27/105 , H01L45/00 , H01L49/00 , H01L21/8239
摘要：【課題】スイッチング層および中間電極層を有した抵抗性スイッチングデバイスおよびその形成方法を提供する。【解決手段】抵抗性スイッチングデバイス11は、基板上に配置され、且つ第1の電位ノードに結合された第1の電極層120を含む。スイッチング層130は、第1の電極層120上に配置される。導電性アモルファス層140は、スイッチング層130上に配置される。第2の電極層150は、導電性アモルファス層140上に配置され、且つ、第2の電位ノードに結合される。【選択図】図1A

4. 发明申请

WO2020236237A1 TIME INTERLEAVED PHASED ARRAY RECEIVERS 审中-公开
公开(公告)号：WO2020236237A1
公开(公告)日：2020-11-26
申请号：PCT/US2020/019503
申请日：2020-02-24
申请人： ADESTO TECHNOLOGIES CORPORATION
发明人： O'SULLIVAN, Cormac , TARDIVEL, Benjamin , MARQUE, Joao
IPC分类号： H04B1/707 , H04B7/10 , H04B1/04 , H04L1/02
摘要： A phased array receiver can include a plurality of antennas, a plurality of compound analog-to-digital converters and a beam former. The plurality of antennas can be arranged in an array. The plurality of compound analog-to-digital converters can include respective inputs coupled to respective ones of the plurality of antennas. Respective output of the plurality of compound analog-to-digital converters can be coupled to the beam former. Each compound analog-to-digital converter can include a plurality of time interleaved sub-analog-to-digital converters. Sampling by the sub- analog-to-digital converters can be random between the sub-analog-to-digital converters within respective compound analog-to-digital converters and random between die plurality of compound analog-to-digital converters. In addition, dynamic element mismatch using a random bitstream generator can be employed in digital-to-analog converters and analog-to-digital converters.

5. 发明申请

WO2017031027A1 OFFSET TEST PADS FOR WLCSP FINAL TEST 审中-公开
标题翻译：用于WLCSP最终测试的偏移测试垫
公开(公告)号：WO2017031027A1
公开(公告)日：2017-02-23
申请号：PCT/US2016/046968
申请日：2016-08-15
申请人： ADESTO TECHNOLOGIES CORPORATION
发明人： PEDERSEN, Bard, M.
IPC分类号： H01L23/12 , H01L23/50 , H01L23/498 , H01L21/768
CPC分类号： H01L23/50 , H01L22/32 , H01L23/12 , H01L23/498 , H01L2224/11
摘要： A device configured for WLCSP, can include: a first pad; a test pad offset from the first pad; a first RDL path that connects the first pad to the test pad; and a second RDL path that connects the test pad to a solder ball. In another case, a device configured for WLCSP can include: a first pad; a test pad offset from the first pad; a first RDL path that connects the first pad to a solder ball; and a second RDL path that connects the test pad to the solder ball. A wafer having devices configured for WLCSP, can include: a first device having a first pad; a second device having a test pad; a first RDL path that connects the first pad to a solder ball; and a second RDL path that connects the test pad to the solder ball.
摘要翻译：配置用于WLCSP的设备可以包括：第一焊盘; 测试垫偏离第一焊盘; 将第一焊盘连接到测试焊盘的第一RDL路径; 以及将测试垫连接到焊球的第二RDL路径。在另一种情况下，配置用于WLCSP的设备可以包括：第一焊盘; 测试垫偏离第一焊盘; 将第一焊盘连接到焊球的第一RDL路径; 以及将测试焊盘连接到焊球的第二RDL路径。具有被配置用于WLCSP的器件的晶片可以包括：具有第一焊盘的第一器件; 具有测试垫的第二设备; 将第一焊盘连接到焊球的第一RDL路径; 以及将测试焊盘连接到焊球的第二RDL路径。

6. 发明申请

WO2014043137A1 RESISTIVE DEVICES AND METHODS OF OPERATION THEREOF 审中-公开
标题翻译：电阻器件及其操作方法
公开(公告)号：WO2014043137A1
公开(公告)日：2014-03-20
申请号：PCT/US2013/059083
申请日：2013-09-10
申请人： ADESTO TECHNOLOGIES CORPORATION
发明人： KOUSHAN, Foroozan Sarah , VAN BUSKIRK, Michael A.
IPC分类号： G11C11/24
CPC分类号： G11C13/0011 , G11C11/24 , G11C13/0023 , G11C13/003 , G11C13/0061 , G11C13/0069 , G11C2013/0071 , G11C2013/0073 , G11C2213/74 , G11C2213/79
摘要： A method of operating a memory cell can include applying a select pulse at a gate of a select transistor having a first node and a second node, the first node coupled to the first access terminal of the access device, wherein the second node is coupled to a bit line potential node; charging a capacitor having a first plate and a second plate, the first plate coupled to the first node of the select transistor and to the first access terminal of the access device during the select pulse; activating the access device after charging the capacitor; deactivating the select transistor after activating the access device; and discharging the charged capacitor through the resistive switching device.
摘要翻译：操作存储器单元的方法可以包括在具有第一节点和第二节点的选择晶体管的栅极处施加选择脉冲，第一节点耦合到接入设备的第一接入终端，其中第二节点耦合到位线势点; 对具有第一板和第二板的电容器充电，所述第一板耦合到选择晶体管的第一节点并且在选择脉冲期间耦合到接入装置的第一接入终端; 在对电容器充电后激活接入设备; 激活接入设备后去激活选择晶体管; 并通过电阻式开关装置对充电的电容器进行放电。

7. 发明申请

WO2013148777A1 MEMORY DEVICES AND METHODS HAVING ADAPTABLE READ THRESHOLD LEVELS 审中-公开
标题翻译：具有适应性读取阈值水平的存储器件和方法
公开(公告)号：WO2013148777A1
公开(公告)日：2013-10-03
申请号：PCT/US2013/034015
申请日：2013-03-27
申请人： ADESTO TECHNOLOGIES CORPORATION , GOPINATH, Venkatesh, P. , KOUSHAN, Foroozan, Sarah , LEWIS, Derric, Jawaher, Herman
发明人： GOPINATH, Venkatesh, P. , KOUSHAN, Foroozan, Sarah , LEWIS, Derric, Jawaher, Herman
IPC分类号： H01L47/00
CPC分类号： G11C13/004 , G11C11/5614 , G11C13/0011 , G11C13/0035 , G11C13/0064 , G11C13/0069 , G11C16/28
摘要： A method can include determining at least one use characteristic for the memory cells comprising a solid electrolyte, the use characteristic corresponding to a number of times the memory cells have been programmed to at least one impedance level; and adjusting a read threshold level for the memory cells based on at least the use characteristic, the read threshold level determining data values stored in the memory cells in a read operation.
摘要翻译：一种方法可以包括确定包括固体电解质的存储单元的至少一个使用特性，所述使用特性对应于存储器单元已被编程至少一个阻抗水平的次数; 以及至少基于所述使用特性来调整所述存储器单元的读取阈值电平，所述读取阈值电平确定在读取操作中存储在所述存储器单元中的数据值。

8. 发明专利

TW201618096A 記憶裝置中支援增進式流通量审中-公开
简体标题：记忆设备中支持增进式流通量
公开(公告)号：TW201618096A
公开(公告)日：2016-05-16
申请号：TW104130030
申请日：2015-09-11
申请人：愛德斯托科技有限公司 , ADESTO TECHNOLOGIES CORPORATION
发明人：英查特吉德安 , INTRATER, GIDEON , 派德森柏德 , PEDERSEN, BARD
IPC分类号： G11C7/22
CPC分类号： G06F3/0659 , G06F3/0611 , G06F3/0679 , G06F12/00 , G06F12/0868 , G06F2212/2022 , G06F2212/222
摘要：一種控制記憶裝置的方法會包含：(i)接收用於一關鍵位元組的第一讀取指令，其中，該關鍵位元組駐存在該記憶裝置中的一記憶陣列的第一群之中；(ii)響應於該第一讀取指令從該記憶陣列處讀取該關鍵位元組以及提供該關鍵位元組；(iii)讀取該第一群中的下一個位元組；(iv)在一時脈脈衝時從該第一群處輸出該下一個位元組；(v)重複讀取該下一個位元組與輸出該第一群中的每一個位元組的下一個位元組；(vi)讀取該記憶陣列的第二群中的第一位元組，其中，該第二群接續該第一群，且其中，每一群皆被分配至一快取線；以及(vii)在收到一時脈脈衝時從該第二群處輸出該第一位元組。
简体摘要：一种控制记忆设备的方法会包含：(i)接收用于一关键字节的第一读取指令，其中，该关键字节驻存在该记忆设备中的一记忆数组的第一群之中；(ii)响应于该第一读取指令从该记忆数组处读取该关键字节以及提供该关键字节；(iii)读取该第一群中的下一个字节；(iv)在一时脉脉冲时从该第一群处输出该下一个字节；(v)重复读取该下一个字节与输出该第一群中的每一个字节的下一个字节；(vi)读取该记忆数组的第二群中的第一字节，其中，该第二群接续该第一群，且其中，每一群皆被分配至一缓存线；以及(vii)在收到一时脉脉冲时从该第二群处输出该第一字节。

9. 发明申请

WO2017151665A1 READ LATENCY REDUCTION IN A MEMORY DEVICE 审中-公开
标题翻译：读取存储设备中的延迟时间
公开(公告)号：WO2017151665A1
公开(公告)日：2017-09-08
申请号：PCT/US2017/020021
申请日：2017-02-28
申请人： ADESTO TECHNOLOGIES CORPORATION
发明人： INTRATER, Gideon , PEDERSEN, Bard , NAVEH, Ishai
IPC分类号： G11C7/06 , G11C7/10 , G11C7/22 , G11C8/06
CPC分类号： G11C8/06 , G11C5/066 , G11C7/062 , G11C7/103 , G11C7/1057 , G11C7/106 , G11C7/22 , G11C29/021 , G11C29/028 , G11C2029/0409 , G11C2029/5006
摘要： A memory device can include: a memory array with memory cells arranged as data lines; an interface that receives a read command requesting bytes of data in a consecutively addressed order from an address of a starting byte; a first buffer that stores a first data line from the memory array that includes the starting byte; a second buffer that stores a second data line from the memory array, which is consecutively addressed with respect to the first data line; output circuitry configured to access data from the buffers, and to sequentially output each byte from the starting byte through a highest addressed byte of the first data line, and each byte from a lowest addressed byte of the second data line until the requested data bytes has been output; and a data strobe driver that clocks each byte of data output by a data strobe on the interface.
摘要翻译：存储器件可以包括：具有排列为数据线的存储单元的存储器阵列; 接口，其从起始字节的地址以连续寻址的顺序接收请求字节数据的读命令; 第一缓冲器，其存储来自所述存储器阵列的包括所述起始字节的第一数据线; 第二缓冲器，其存储来自所述存储器阵列的第二数据线，所述第二数据线相对于所述第一数据线被连续寻址; 输出电路，被配置为访问来自缓冲器的数据，并且从起始字节顺序地输出每个字节通过第一数据线的最高寻址字节，并且每个字节从第二数据线的最低寻址字节开始直到所请求的数据字节具有已输出; 以及一个数据选通驱动器，用于为接口上的数据选通器输出的每个字节的数据输出时钟。

10. 发明申请

WO2017034852A1 AUTOMATIC SWITCH TO SINGLE SPI MODE WHEN ENTERING UDPD 审中-公开
标题翻译：在输入UDPD时自动切换到单模SPI模式
公开(公告)号：WO2017034852A1
公开(公告)日：2017-03-02
申请号：PCT/US2016/047128
申请日：2016-08-16
申请人： ADESTO TECHNOLOGIES CORPORATION
发明人： PEDERSEN, Bard, M.
IPC分类号： G11C5/14
CPC分类号： G06F3/0659 , G06F3/0604 , G06F3/0625 , G06F3/0634 , G06F3/0679 , G11C5/148
摘要： A method of controlling an ultra-deep power down (UDPD) mode in a memory device, can include: receiving a write command from a host via an interface; beginning a write operation on the memory device to execute the write command; reading an auto-UDPD (AUDPD) configuration bit from a status register; switching the interface to a Single SPI mode in response to the write command and the AUDPD configuration bit being set; completing the write operation on the memory device; automatically entering the UDPD mode upon completion of the write operation in response to the AUDPD configuration bit being set; and entering a standby mode upon completion of the write operation in response to the AUDPD configuration bit being cleared.
摘要翻译：一种在存储设备中控制超深度掉电（UDPD）模式的方法可以包括：经由接口从主机接收写命令; 在存储器装置上开始写入操作以执行写入命令; 从状态寄存器读取自动UDPD（AUDPD）配置位; 响应于写命令和AUDPD配置位置1，将接口切换到单SPI模式; 完成对存储设备的写入操作; 响应于设置了AUDPD配置位，在完成写操作时自动进入UDPD模式; 并且响应于AUDPD配置位被清除而在完成写操作时进入待机模式。

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