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81. 发明申请

US20050193172A1 Method and apparatus for splitting a cache operation into multiple phases and multiple clock domains 审中-公开
标题翻译：用于将高速缓存操作分为多个阶段和多个时钟域的方法和装置
公开(公告)号：US20050193172A1
公开(公告)日：2005-09-01
申请号：US10788615
申请日：2004-02-26
申请人： Anoop Mukker , Zohar Bogin
发明人： Anoop Mukker , Zohar Bogin
IPC分类号： G06F12/00 , G06F12/08
CPC分类号： G06F12/0859 , G06F12/0893
摘要： A method and apparatus for splitting a cache operation into multiple phases and multiple clock domains are disclosed. The method according to the present techniques comprises splitting a cache operation into two or more phases and two or more clock domains.
摘要翻译：公开了一种用于将高速缓存操作分割成多个相位和多个时钟域的方法和装置。根据本技术的方法包括将高速缓存操作分为两个或更多个阶段和两个或更多个时钟域。

82. 发明申请

US20050160188A1 Method and apparatus to manage memory access requests 审中-公开
标题翻译：管理内存访问请求的方法和设备
公开(公告)号：US20050160188A1
公开(公告)日：2005-07-21
申请号：US10762037
申请日：2004-01-20
申请人： Zohar Bogin , Arthur Hunter , Krishnamurthy Venkataramana
发明人： Zohar Bogin , Arthur Hunter , Krishnamurthy Venkataramana
IPC分类号： G06F13/16 , G06F3/00
CPC分类号： G06F13/161
摘要： A method and apparatus for managing memory access requests have been disclosed. One embodiment of the method includes dynamically modifying attributes of each of a number of requests to access one or more memory devices and arbitrating among the requests to select a request to send to the memory devices in a time slot based on the attributes. Other embodiments are described and claimed.
摘要翻译：已经公开了一种用于管理存储器访问请求的方法和装置。该方法的一个实施例包括动态地修改访问一个或多个存储器设备的多个请求中的每一个的属性，以及在基于属性在时隙中选择发送到存储器设备的请求的请求之间进行仲裁。描述和要求保护其他实施例。

83. 发明授权

US06643743B1 Stream-down prefetching cache 失效
标题翻译：流式预取缓存
公开(公告)号：US06643743B1
公开(公告)日：2003-11-04
申请号：US09541392
申请日：2000-03-31
申请人： Herbert Hing-Jing Hum , Zohar Bogin
发明人： Herbert Hing-Jing Hum , Zohar Bogin
IPC分类号： G06F1200
CPC分类号： G06F12/0862 , G06F2212/6026
摘要： An apparatus and method for prefetching cache data in response to data requests. The prefetching uses the memory addresses of requested data to search for other data, from a related address, in a cache. This, or other data, may then be prefetched based on the result of the search.
摘要翻译：一种用于响应于数据请求预取缓存数据的装置和方法。预取使用请求的数据的存储器地址从缓存中的相关地址搜索其他数据。然后可以基于搜索的结果来预取这个或其他数据。

84. 发明授权

US06173217B2 Method and apparatus to control core logic temperature 失效
标题翻译：控制核心逻辑温度的方法和装置
公开(公告)号：US06173217B2
公开(公告)日：2001-01-09
申请号：US08990711
申请日：1997-12-15
申请人： Zohar Bogin , Vincent E. VonBokern
发明人： Zohar Bogin , Vincent E. VonBokern
IPC分类号： G05D2300
CPC分类号： G11C5/06 , G06F1/206 , G06F13/161 , G11C5/04 , G11C5/143 , G11C8/20
摘要： A method for controlling core logic temperature. The core logic having a memory controller and memory components coupled to system memory. The method having the step of determining access rate to the system memory through the core logic and controlling the temperature of the core logic by adjusting the access rate.
摘要翻译：一种控制核心逻辑温度的方法。核心逻辑具有存储器控制器和耦合到系统存储器的存储器组件。该方法具有通过核心逻辑确定对系统存储器的访问速率并通过调整访问速率来控制核心逻辑的温度的步骤。

85. 发明授权

US5551044A Method and apparatus for interrupt/SMI# ordering 失效
标题翻译：中断/ SMI＃排序的方法和装置
公开(公告)号：US5551044A
公开(公告)日：1996-08-27
申请号：US349065
申请日：1994-12-01
申请人： Nilesh V. Shah , Jeffrey L. Rabe , Zohar Bogin
发明人： Nilesh V. Shah , Jeffrey L. Rabe , Zohar Bogin
IPC分类号： G06F13/24 , G06F13/00
CPC分类号： G06F13/24
摘要： A circuit for controlling interrupt request signal transmission in a computer system. An input receives an interrupt request from an external component. First circuitry coupled to the input generates a signal in response to the interrupt request from the external component. The signal causes a processor to switch to fully operational mode. Second circuitry coupled to the input generates an interrupt request signal to the processor in response to the interrupt request from the external component. A signal processing circuit coupled to the second circuitry suppresses transmission of the interrupt request signal to the processor until the signal is transmitted to the processor.
摘要翻译：用于控制计算机系统中的中断请求信号传输的电路。输入接收来自外部组件的中断请求。耦合到输入的第一电路响应于来自外部组件的中断请求而生成信号。信号使处理器切换到完全运行模式。耦合到输入的第二电路响应于来自外部组件的中断请求，向处理器生成中断请求信号。耦合到第二电路的信号处理电路抑制中断请求信号到处理器的传输，直到信号被发送到处理器。

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