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71. 发明申请

WO2017117392A1 COUNTER TO MONITOR ADDRESS CONFLICTS 审中-公开
标题翻译：计数器来监视地址冲突
公开(公告)号：WO2017117392A1
公开(公告)日：2017-07-06
申请号：PCT/US2016/069214
申请日：2016-12-29
申请人： INTEL CORPORATION
发明人： OULD-AHMED-VALL, Elmoustapha
IPC分类号： G06F12/02 , G06F9/38
CPC分类号： G06F9/3838 , G06F9/30 , G06F9/30021
摘要： Embodiments of systems, methods, and apparatuses for monitoring address conflicts are described. In some embodiments, an apparatus includes execution circuitry to execute instructions; a plurality of registers to store data coupled to the execution circuitry; and performance monitoring circuitry to perform address conflict counting by at least determining address conflicts between an executing instruction and previously executed instructions and counting each instance of a conflict.
摘要翻译：描述了用于监视地址冲突的系统，方法和装置的实施例。在一些实施例中，一种装置包括执行电路以执行指令; 多个寄存器，用于存储耦合到所述执行电路的数据; 以及性能监视电路，用于通过至少确定执行指令和先前执行的指令之间的地址冲突并且计数冲突的每个实例来执行地址冲突计数。

72. 发明申请

WO2017112313A1 PROCESSING DEVICES TO PERFORM A KEY VALUE LOOKUP INSTRUCTION 审中-公开
标题翻译：处理设备以执行关键值查找说明
公开(公告)号：WO2017112313A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/063647
申请日：2016-11-23
申请人： INTEL CORPORATION
发明人： MISHRA, Asit K. , DOSHI, Kshitij A. , OULD-AHMED-VALL, Elmoustapha , MARR, Deborah T.
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3887 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30072 , G06F9/30098 , G06F15/8007
摘要： Single Instruction, Multiple Data (SIMD) technologies are described. A method of performing a key value lookup instruction may include storing a vector of keys to a first register and storing a vector of values corresponding to the keys to a second register. A processor may receive an instruction to perform a key value lookup instruction including a vector of key input elements. The processor may compare each key input element to each key to determine matching keys. The processor may then store values corresponding to the matching keys to an output vector in the position of the key input elements.
摘要翻译：描述了单指令多数据（SIMD）技术。执行键值查找指令的方法可以包括将键的矢量存储到第一寄存器并且将与键的值对应的值的矢量存储到第二寄存器。处理器可以接收执行包括键输入元素的向量的键值查找指令的指令。处理器可以将每个键输入元素与每个键进行比较以确定匹配的键。然后，处理器可以将对应于匹配键的值存储到键输入元素的位置中的输出向量。

73. 发明申请

WO2017112279A1 INSTRUCTIONS AND LOGIC FOR BIT FIELD ADDRESS AND INSERTION 审中-公开
标题翻译：位字段和插入的指令和逻辑
公开(公告)号：WO2017112279A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/063500
申请日：2016-11-23
申请人： INTEL CORPORATION
发明人： OULD-AHMED-VALL, Elmoustapha , WILLHALM, Thomas
IPC分类号： G06F9/38
CPC分类号： G06F9/30018 , G06F9/355
摘要： A processor includes a core to execute an instruction to return an address of a bit-field in a packed bit array. The core includes logic to identify an index of the bit-field, identify a length of the bit-field, multiply the index and length, and return an address and bit-offset based upon a product of the index and length.
摘要翻译：处理器包括执行指令以返回打包比特阵列中的比特字段的地址的核心。核心包括用于识别比特字段的索引，识别比特字段的长度，乘以索引和长度以及基于索引和长度的乘积返回地址和比特偏移的逻辑。

74. 发明申请

WO2017112194A1 AGGREGATE SCATTER INSTRUCTIONS 审中-公开
标题翻译：聚合散射指令
公开(公告)号：WO2017112194A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/062936
申请日：2016-11-18
申请人： INTEL CORPORATION
发明人： JHA, Ashish , OULD-AHMED-VALL, Elmoustapha , VALENTINE, Robert , CHARNEY, Mark J. , GIRKAR, Milind B.
IPC分类号： G06F9/38 , G06F15/80
CPC分类号： G06F15/8007 , G06F9/30 , G06F9/30098 , G06F9/3016
摘要： An Aggregate Scatter instruction is described. A processor may include a memory interface and a register to store data elements of a data structure. The data elements may be contiguously stored in a first location in a memory accessible via the memory interface. The processor may further include a decoder to decode an aggregate scatter instruction specifying a store operation for the data structure and an execution unit to contiguously store the data elements to a second storage location in the memory in response to the decoded aggregate scatter instruction. The second storage location may be identified by a starting memory address of the second storage location.
摘要翻译：
描述了一个聚合散射指令。处理器可以包括存储器接口和寄存器以存储数据结构的数据元素。数据元素可以连续存储在可经由存储器接口访问的存储器中的第一位置中。处理器还可以包括解码器，用于解码指定数据结构的存储操作的聚合分散指令和响应于解码的聚合分散指令，将数据元素连续地存储到存储器中的第二存储位置的执行单元。第二存储位置可以由第二存储位置的起始存储器地址标识。

75. 发明申请

WO2017112193A1 INSTRUCTION AND LOGIC FOR REOCCURRING ADJACENT GATHERS 审中-公开
标题翻译：指导和逻辑的重新相邻的邻接聚集
公开(公告)号：WO2017112193A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/062927
申请日：2016-11-18
申请人： INTEL CORPORATION
发明人： OULD-AHMED-VALL, Elmoustapha , ASTAFEV, Nikita
IPC分类号： G06F9/38 , G06F9/30 , G06F15/80 , G06F9/345
CPC分类号： G06F9/30043 , G06F9/30021 , G06F9/30098 , G06F9/3016 , G06F12/0862 , G06F12/0875 , G06F2212/1016
摘要： A processor includes a front end to decode an instruction and an allocator to assign the instruction to an execution unit to execute the instruction to gather scattered data from a memory into a destination register, and a cache with cache lines. The execution unit includes logic to compute the number of elements to gather and the address in memory for an element, and logic to fetch a cache line corresponding to the computed address into the cache, and logic to load the destination register from the cache.
摘要翻译：处理器包括用于解码指令的前端和用于将指令分配给执行单元以执行将散列数据从存储器收集到目的地寄存器中的指令的分配器以及具有高速缓存的高速缓存线。执行单元包括用于计算要收集的元素的数量和元素在存储器中的地址的逻辑以及用于将与计算出的地址对应的高速缓存行取回到高速缓存中的逻辑以及用于从高速缓存加载目的地寄存器的逻辑。 / p>

76. 发明申请

WO2017105713A1 INSTRUCTIONS AND LOGIC FOR LANE-BASED STRIDED STORE OPERATIONS 审中-公开
标题翻译：基于LANE的分层存储操作的说明和逻辑
公开(公告)号：WO2017105713A1
公开(公告)日：2017-06-22
申请号：PCT/US2016/061955
申请日：2016-11-15
申请人： INTEL CORPORATION
发明人： OULD-AHMED-VALL, Elmoustapha
IPC分类号： G06F9/30 , G06F15/80
CPC分类号： G06F9/30036 , G06F9/30043 , G06F9/30101 , G06F9/3016 , G06F9/3455
摘要： A processor includes an execution unit to execute lane-based strided store instructions. The execution unit includes logic to extract a first data element from each of multiple lanes within a source vector register and to extract a second data element from each lane. The execution unit includes logic to place, in a destination vector, the first data element extracted from the second lane next to the first data element extracted from the first lane, and the second data element extracted from the second lane next to the second data element extracted from the first lane. The execution unit includes logic to store the destination vector in memory, beginning at a location specified in the instruction, such that data elements placed next to each other in the destination vector are stored in contiguous locations. The data elements placed next to each other may be respective components of a data structure.
摘要翻译：处理器包括执行单元以执行基于车道的跨步存储指令。执行单元包括用于从源向量寄存器内的多个通道中的每个通道提取第一数据元素并从每个通道提取第二数据元素的逻辑。执行单元包括用于将从第一巷道中提取的第一数据元素之后的第二巷道中提取的第一数据元素和从第二巷道中提取的第二数据元素放置在目的地矢量中的逻辑，所述第二数据元素紧挨着第二数据元素从第一车道提取。执行单元包括用于将目的地矢量存储在存储器中的逻辑，从指令中指定的位置开始，使得在目的地矢量中彼此相邻放置的数据元素被存储在连续位置中。放置在彼此相邻的数据元素可以是数据结构的各个组件。

77. 发明申请

WO2017052917A1 DATA ELEMENT COMPARISON PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS 审中-公开
标题翻译：数据元素比较处理器，方法，系统和指令
公开(公告)号：WO2017052917A1
公开(公告)日：2017-03-30
申请号：PCT/US2016/048370
申请日：2016-08-24
申请人： INTEL CORPORATION
发明人： MISHRA, Asit K. , GROCHOWSKI, Edward T. , PEARCE, Jonathan D. , MARR, Deborah T. , COHEN, Ehud , OULD-AHMED-VALL, Elmoustapha , CORBAL SAN ADRIAN, Jesus , VALENTINE, Robert , CHARNEY, Mark J. , HUGHES, Christopher J. , GIRKAR, Milind B.
IPC分类号： G06F9/30 , G06F12/08 , G06F9/38
CPC分类号： G06F9/30021 , G06F9/3001 , G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30101 , G06F9/3013 , G06F9/3016 , G06F9/30192
摘要： A processor includes a decode unit to decode an instruction that is to indicate a first source packed data operand that is to include at least four data elements, to indicate a second source packed data operand that is to include at least four data elements, and to indicate one or more destination storage locations. The execution unit, in response to the instruction, is to store at least one result mask operand in the destination storage location(s). The at least one result mask operand is to include a different mask element for each corresponding data element in one of the first and second source packed data operands in a same relative position. Each mask element is to indicate whether the corresponding data element in said one of the source packed data operands equals any of the data elements in the other of the source packed data operands.
摘要翻译：处理器包括解码单元，用于解码指示将指示要包括至少四个数据元素的第一源打包数据操作数的指令，以指示要包括至少四个数据元素的第二源打包数据操作数，并且指示一个或多个目的地存储位置。执行单元响应于该指令，将至少一个结果掩码操作数存储在目的地存储位置中。所述至少一个结果掩码操作数用于在相同相对位置中的第一和第二源打包数据操作数之一中的每个对应的数据元素包括不同的掩码元素。每个掩码元素用于指示所述源打包数据操作数中的所述一个中的相应数据元素是否等于另一个源打包数据操作数中的任何数据元素。

78. 发明申请

WO2016105823A1 METHOD AND APPARATUS FOR PERFORMING A VECTOR PERMUTE WITH AN INDEX AND AN IMMEDIATE 审中-公开
标题翻译：用索引和立即执行矢量保护的方法和装置
公开(公告)号：WO2016105823A1
公开(公告)日：2016-06-30
申请号：PCT/US2015/062568
申请日：2015-11-25
申请人： INTEL CORPORATION
发明人： CORBAL, Jesus , OULD-AHMED-VALL, Elmoustapha , VALENTINE, Robert , CHARNEY, Mark J. , GIRKAR, Milind B. , TOLL, Bret L. , ESPASA, Roger , SOLE, Guillem , BALART, Jairo , HICKMAN, Brian
IPC分类号： G06F9/30 , G06F7/76
CPC分类号： G06F9/30036 , G06F7/764 , G06F9/30032 , G06F15/8053 , G06F15/8084 , G06F17/30952 , G06F2209/462
摘要： An apparatus and method for performing a vector permute. For example, one embodiment of a processor comprises: a source vector register to store a plurality of source data elements; a destination vector register to store a plurality of destination data elements; a control vector register to store a plurality of control data elements, each control data element corresponding to one of the destination data elements and including an N bit value indicating whether a source data element is to be copied to the corresponding destination data element; vector permute logic to compare the N bit value of each control data element to an N bit portion of an immediate to determine whether to copy a source data element to the corresponding destination data element, wherein if the N bit values match, then the vector permute logic is to identify a source data element using an index value included in the control data element and to responsively copy the source data element to the corresponding destination data element in the destination vector register.
摘要翻译：用于执行向量置换的装置和方法。例如，处理器的一个实施例包括：源向量寄存器，用于存储多个源数据元素; 目的地向量寄存器，用于存储多个目的地数据元素; 用于存储多个控制数据元素的控制向量寄存器，与目的地数据元素之一对应的每个控制数据元素，并且包括指示源数据元素是否被复制到对应的目的地数据元素的N位值; 向量置换逻辑，以将每个控制数据元素的N位值与立即数的N位部分进行比较，以确定是否将源数据元素复制到对应的目标数据元素，其中如果N位值匹配，则向量置换逻辑是使用包括在控制数据元素中的索引值来识别源数据元素，并且将源数据元素响应地复制到目的地向量寄存器中的相应目的地数据元素。

79. 发明申请

WO2016105805A1 APPARATUS AND METHOD FOR FUSED MULTIPLY-MULTIPLY INSTRUCTIONS 审中-公开
标题翻译：多功能多用途指令的装置和方法
公开(公告)号：WO2016105805A1
公开(公告)日：2016-06-30
申请号：PCT/US2015/062328
申请日：2015-11-24
申请人： INTEL CORPORATION
发明人： CORBAL SAN ADRIAN, Jesus , VALENTINE, Robert , CHARNEY, Mark J. , OULD-AHMED-VALL, Elmoustapha , ESPASA, Roger , SOLE, Guillem , FERNANDEZ, Manel , HICKMAN, Brian
IPC分类号： G06F9/30 , G06F7/487
CPC分类号： G06F9/3013 , G06F9/3001 , G06F9/30036 , G06F9/30145 , G06F9/30185
摘要： In one embodiment of the invention, a processor device including a storage location configured to store a set of source packed-data operands, each of the operands having a plurality of packed-data elements that are positive or negative according to an immediate bit value within one of the operands. The processor also including: a decoder to decode an instruction requiring an input of a plurality of source operands, and an execution unit to receive the decoded instructions and to generate a result that is a product of the source operands. In one embodiment, the result is stored back into one of the source operands or the result is stored into an operand that is independent of the source operands.
摘要翻译：在本发明的一个实施例中，一种包括存储位置的处理器设备，被配置为存储一组源压缩数据操作数，每个操作数具有多个压缩数据元素，根据其中的立即位值，该数据元素为正或负其中一个操作数。处理器还包括：解码器，用于对需要多个源操作数的输入的指令进行解码;以及执行单元，用于接收解码的指令并生成作为源操作数的乘积的结果。在一个实施例中，将结果存储回源操作数之一，或将结果存储到独立于源操作数的操作数中。

80. 发明申请

WO2016105788A1 SYSTEMS, APPARATUSES, AND METHODS FOR DATA SPECULATION EXECUTION 审中-公开
标题翻译：用于数据规范执行的系统，装置和方法
公开(公告)号：WO2016105788A1
公开(公告)日：2016-06-30
申请号：PCT/US2015/062257
申请日：2015-11-24
申请人： INTEL CORPORATION
发明人： OULD-AHMED-VALL, Elmoustapha , HUGHES, Christopher J. , VALENTINE, Robert , GIRKAR, Milind B.
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3842 , G06F9/30007 , G06F9/30101 , G06F9/3861
摘要： Systems, methods, and apparatuses for data speculation execution (DSX) are described. In some embodiments, a hardware apparatus for performing DSX comprises a hardware decoder to decode an instruction, the instruction to include an opcode, and execution hardware to execute the decoded instruction inside a speculative execution (DSX) and rollback execution to a stored address and clear a DSX status indication in a DSX status register, and thereby abort the DSX.
摘要翻译：描述了用于数据推测执行（DSX）的系统，方法和装置。在一些实施例中，用于执行DSX的硬件装置包括硬件解码器，用于对指令进行解码，包括操作码的指令和执行硬件，以在推测执行（DSX）内执行解码的指令，并将回滚执行回到存储的地址并清除 DSX状态寄存器中的DSX状态指示，从而中止DSX。

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