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    • 71. 发明公开
      KR1020050088995A 향상된 컴퓨팅 아키텍쳐를 위한 파이프라인 가속기 및 관련시스템 및 방법 有权
    • 향상된 컴퓨팅 아키텍쳐를 위한 파이프라인 가속기 및 관련시스템 및 방법
    • 改进的计算机结构的管道加速器及相关系统和方法
    • KR1020050088995A
    • 2005-09-07
    • KR1020057007750
    • 2003-10-31
    • 록히드 마틴 코포레이션
    • 랩,존더블류 , 잭슨,래리 , 존,마크 , 케라사로,트로이
    • G06F9/38 , G06F15/78
    • G06F9/3879
    • A pipeline accelerator includes a memory and a hardwired-pipeline circuit coupled to the memory. The hardwired-pipeline circuit is operable to receive data, load the data into the memory, retrieve the data from the memory, process the retrieved data, and provide the processed data to an external source. In addition or in the alternative, the hardwired- pipeline circuit is operable to receive data, process the received data, load the processed data into the memory, retrieve the processed data from the memory, and provide the retrieved processed data to an external source. Where the pipeline accelerator is coupled to a processor as part of a peer-vector machine, the memory facilitates the transfer of data - whether unidirectional or bidirectional - between the hardwired-pipeline circuit(s) and an application that the processor executes.
    • 流水线加速器包括耦合到存储器的存储器和硬连线管线电路。 硬连线管线电路可操作以接收数据，将数据加载到存储器中，从存储器检索数据，处理检索的数据，并将处理的数据提供给外部源。 另外或替代地，硬连线管线电路可操作用于接收数据，处理接收到的数据，将处理的数据加载到存储器中，从存储器检索经处理的数据，并将检索到的处理数据提供给外部源。 在流水线加速器作为对等矢量机器的一部分耦合到处理器的情况下，存储器有助于硬连线管线电路与处理器执行的应用之间的数据传输（无论是单向还是双向）。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 72. 发明公开
      KR1020050084629A 다수의 파이프라인 유닛을 가지는 파이프라인 가속기 및관련 컴퓨팅 머신 및 방법 有权
    • 다수의 파이프라인 유닛을 가지는 파이프라인 가속기 및관련 컴퓨팅 머신 및 방법
    • 具有多管道单元的管道加速器及相关计算机及方法
    • KR1020050084629A
    • 2005-08-26
    • KR1020057007752
    • 2003-10-31
    • 록히드 마틴 코포레이션
    • 슐츠,케네스알. , 랩,존더블류 , 잭슨,래리 , 존,마크 , 케라사로,트로이
    • G06F9/38
    • G06F9/3879
    • A pipeline accelerator includes a bus and a plurality of pipeline units, each unit coupled to the bus and including at least one respective hardwired-pipeline circuit. By including a plurality of pipeline units in the pipeline accelerator, one can increase the accelerator's data- processing performance as compared to a single-pipeline-unit accelerator. Furthermore, by designing the pipeline units so that they communicate via a common bus, one can alter the number of pipeline units, and thus alter the configuration and functionality of the accelerator, by merely coupling or uncoupling pipeline units to or from the bus. This eliminates the need to design or redesign the pipeline-unit interfaces each time one alters one of the pipeline units or alters the number of pipeline units within the accelerator.
    • 流水线加速器包括总线和多个流水线单元，每个单元耦合到总线并且包括至少一个相应的硬连线流水线电路。 通过在流水线加速器中包括多个流水线单元，与单管线单元加速器相比，可以增加加速器的数据处理性能。 此外，通过设计流水线单元使得它们通过公共总线进行通信，只需将流水线单元耦合或从母线解耦即可改变流水线单元的数量，从而改变加速器的配置和功能。 这样就无需设计或重新设计流水线单元接口，每次更换流水线单元之一或改变加速器中的流水线单元数量。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 76. 发明公开
      KR1020050072777A 하드웨어 가속 검증 파서 无效
    • 하드웨어 가속 검증 파서
    • 硬件加速验证器
    • KR1020050072777A
    • 2005-07-12
    • KR1020057007621
    • 2003-10-03
    • 록히드 마틴 코포레이션
    • 대프마이클씨 , 렛트에릭씨 , 엔지사이런
    • G06F9/45
    • G06F17/2705 , G06F8/40
    • A hardware accelerated validation parser is provided to remove a large portion if not all of the processing and overhead burden of validation parsing from a host processor by parallel access to both a state table and a data dictionary based on a token and merging and selective redirection of the respective outputs thereof; a portion of a transition control word (TCW) formed by the merged data being used to advance through the state table and a portion of the TCW being used to control formation of a tree structured data object (TSDO) corresponding to a text document in a language such as XMLTM which supports interoperability and platform independence. A stack is provided to accommodate nesting of elements and aggregate elements. The formation of the TSDO can be and preferably is performed asynchronously and autonomously in parallel with the validation parsing.
    • 提供了硬件加速验证解析器，以便通过基于令牌的并行和选择性重定向并行访问状态表和数据字典来从主机处理器解析的验证解析的全部处理和开销负担中去除大部分 其各自的输出; 由合并的数据形成的转移控制字（TCW）的一部分用于前进状态表，TCW的一部分用于控制对应于文本文档的树结构化数据对象（TSDO）的形成 支持互操作性和平台独立性的XMLTM等语言。 提供堆叠以适应元件和聚集元素的嵌套。 TSDO的形成可以并且优选地与验证解析并行地异步地和自主地执行。
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