专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

71. 发明授权

KR100271508B1 다주파 신호 검출기용 대역 전력 에코 감쇠기 失效
标题翻译：用于多频信号检测器的带功率ECHO减速器
公开(公告)号：KR100271508B1
公开(公告)日：2000-11-15
申请号：KR1019960706297
申请日：1996-03-08
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 그레이스이스라엘 , 드루커라미 , 몬타그길 , 샤브타이오피르 , 알마고르다비드
IPC分类号： H04B3/23
CPC分类号： H04L27/30 , H04B3/23 , H04L5/143 , H04L5/1461
摘要： 제1필터 뱅크를 통해 송신 신호를 통과시키고 제2필터 뱅크를 통해 송신 신호에 에코에 더하여 원격 신호를 공급한 후에 필터링된 합성 원격 신호로부터 필터링된 송신 신호의 이득 계수 보상된(스케일된)버전을 감산하여 에코가 감소된 수신 신호를 얻음으로써 근단 에코 감소가 성취된다. 에코가 감소된 수신 신호는 전화 시스템의 음성 검출기, 음성 응답 기구 등에 의해 적절히 사용되어 근단 에코에 의한 잘못된 경보를 방지할 수 있다. 일실시예에 있어서, 이득 계수는 각각의 관련 주파수에 대하여 고정되어 있다. 다른 실시예에 있어서, 이득 계수는 필터링된 송신 신호와 에코가 감소된 수신 신호에 기초하여 동적으로 도달한다.
2개의 필터 뱅크는 다중화된 필터 뱅크로 하나로 결합될 수 있다.

72. 发明授权

KR100270248B1 배럴 시프터를 에뮬레이팅하는 시프트 회로 失效
标题翻译：更换电路模拟一个BARREL SHIFTER
公开(公告)号：KR100270248B1
公开(公告)日：2000-10-16
申请号：KR1019970041652
申请日：1997-08-27
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 와츠찰스이주니어
IPC分类号： G11C19/00
CPC分类号： G11C19/00
摘要： 시프트 회로는 입력 데이터 워드를 집합적으로 구성하는 복수의 입력 서브워드를 동작시켜 입력 데이터 워드를 집합적으로 표현하는 시프트된 복수의 결과 서브워드를 발생한다. 시프트 회로는, 각각의 사이클 동안, 복수의 입력 서브워드중의 개별적인 하나를 수신한다. 결합기/선택기는 캐리인 레지스터로부터 캐리인 비트를 받아 I 버스상에 제공된 각각의 서브워드를 시프트한다. 시프트 동작이 실행되기 전에, 캐리인 레지스터는 제로로 초기화된다. (다른 방법으로, 시프트 동작이 실행된 후에 캐리인 레지스터가 제로로 리셋될 수도 있다) 캐리인 레지스터는 또한 데이터 소오스 회로에 의해 I 버스로 제공되는 서브워드를 수신하도록 접속된다. 그러므로, I 버스상의 특정한 서브워드가 결합기/선택기에 의해 시프트될때의 시스템 클록 사이클에서, 캐리인 레지스터는 이전의 시스템 클록 사이클 동안 I 버스상에 있는 서브워드인 캐리인 레지스터로부터 제공된 서브워드를 유지 (및 캐리인 비트의 소오스로서 결합기/선택기에 제공) 한다 (시프트될 서브워드가 시프트될 제 1 서브워드일때를 제외하고, 캐리인 레지스터로부터 제공된 서브워드의 비트는 모두 제로이다). 시프트된 서브워드는 결합기/선택기로부터 순차적으로 OUT 버스에 제공된다.

73. 发明授权

KR100268508B1 개선된 래치업보호용 입/출력 과전압 억제회로 失效
标题翻译：输入/输出过压保护电路，用于改进的锁紧保护
公开(公告)号：KR100268508B1
公开(公告)日：2000-10-16
申请号：KR1019970043187
申请日：1997-08-29
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 메릴리차드비
IPC分类号： H01L27/04
CPC分类号： H01L27/0251 , H02H9/048 , H03K5/08 , H03K19/00315
摘要： 본 발명은 래치업의 원인이 될 수 있는 입력전류로부터 반도체 장치를 보호할 수 있는 I/O 전류억제회로에 관한 것으로, MOS구동장치와 복수의 단자를 갖는 기생감지회로를 포함한다. 입/출력의 전압 레벨이 특정전위를 초과할 경우, 상기 단자가 구동회로를 작동시키는 제어신호를 발생시킴으로써, 상기 구동회로가 반도체 장치의 기판으로 흐를 수 있는 출력전류의 거의 모두를 흡수한다.

74. 发明授权

KR100264928B1 고밀도 EEPROM 셀/어레이 구조 및 그 동작 방법 失效
标题翻译：高密度EEPROM单元/阵列结构及其操作方法
公开(公告)号：KR100264928B1
公开(公告)日：2000-09-01
申请号：KR1019970058047
申请日：1997-11-04
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 지민화 , 베르쥬몽알베르
IPC分类号： H01L27/115
CPC分类号： H01L27/115
摘要： 고밀도 EEPROM 셀 어레이 구조는 액세스 트랜지스터 및 메모리 셀의 제어 게이트 및 부동 게이트가 정렬되는 액세스 트랜지스터 및 이중 폴리 프로세스를 위한 부동 게이트 구조를 사용하여, 이전에 사용한 것보다 더 소형의 셀을 얻을 수 있다. 또한 프로세스 플로우는 종래에 사용한 4 개의 마스크 플로우에 비하여 2 개의 마스크 플로우만을 사용한다. 이것은 제조 프로세스의 제조 비용을 감소시킨다. 이 구조는 셀 어레이를 위한 판독 시간을 크게 감소시킨다.

75. 发明公开

KR1020000028634A 서로 무관한 게인 및 바이어싱을 갖는 가변 게인 전류 합산 회로 有权
标题翻译：具有相关增益和偏差的可变增益电流混合电路
公开(公告)号：KR1020000028634A
公开(公告)日：2000-05-25
申请号：KR1019990037043
申请日：1999-09-02
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 어브히지트펜스 , 윙히
IPC分类号： H03F3/00
CPC分类号： H03G3/001 , H03F3/45197 , H03G1/0029 , H04B3/04
摘要： PURPOSE: A mixing circuit for coupling a biasing and a signal is to use a selection variable signal gain unrelated to the biasing and a biasing unrelated to the selection variable signal gain. CONSTITUTION: A mixing circuit comprises a first differential amplifier circuit and a second differential amplifier circuit. The a first differential amplifier circuit is adapted to receive and multiply a first single-end type input current and a differential input control voltage, and generates a first differential output current. The first single-end type input current has a bias component and a signal component. The differential input control voltage has a non-inverse component and an inverse component. The second differential amplifier circuit is adapted to receive and multiply a second single-end type input current and the differential input control voltage, and generates a second differential output current. The second single-end type input current is substantially equal to the bias component of the first single-end type input current.
摘要翻译：目的：用于耦合偏置和信号的混合电路是使用与偏置无关的选择可变信号增益和与选择可变信号增益无关的偏置。构成：混合电路包括第一差分放大器电路和第二差分放大器电路。第一差分放大器电路适于接收和乘法第一单端型输入电流和差分输入控制电压，并且产生第一差分输出电流。第一单端型输入电流具有偏置分量和信号分量。差分输入控制电压具有非反向分量和反向分量。第二差分放大器电路适于接收和乘法第二单端型输入电流和差分输入控制电压，并产生第二差分输出电流。第二单端型输入电流基本上等于第一单端型输入电流的偏置分量。

76. 发明授权

KR100256830B1 평탄화된 필드 분리 영역 형성 방법 失效
标题翻译：形成平面场分离区的方法
公开(公告)号：KR100256830B1
公开(公告)日：2000-05-15
申请号：KR1019970018005
申请日：1997-05-09
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 첸흥셍 , 텡취시
IPC分类号： H01L21/76
CPC分类号： H01L21/76213
摘要： 평탄화된 필드 분리 영역은, 필드 분리 영역을 한정하도록 패터닝된 기판에 산소 및 질소 이온과 같은 분리 재료를 주입함으로써 반도체 기판에 형성되어, 인접 반도체 장치를 분리시킨다. 기판의 표면으로부터 하부로 연장된 필드 분리 영역을 형성하기 위해 주입된 분리 재료를 기판의 실리콘과 결합시킨다.

77. 发明授权

KR100254242B1 귀선소거 및 밝기 (휘도) 조절 트래킹 기능을 합체하는 음극선(CRT) 표시 드라이버 失效
标题翻译： RGB视频放大器系统集成空白和亮度控制跟踪
公开(公告)号：KR100254242B1
公开(公告)日：2000-05-01
申请号：KR1019920000974
申请日：1992-01-24
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 로날드더블유.페이지
IPC分类号： H04N5/14
CPC分类号： H04N5/185 , H04N3/24 , H04N5/68
摘要： RGB 비디오 표시단말(VDT) 디바이스가 개시되어 있으며 칼라 음극선관(CRT)드라이버 회로가 상세히 기재되어 있다. 상기 드라이버 회로는 DC 바이어스 레벨을 변화시키지 않고서도 광범위에 걸쳐 변화될 수 있는 공통 비디오 이득 조정부를 포함한다. 각각의 CRT 총(gun)은 버니어 범위에 걸쳐 분리조정되는 드라이버 이득을 지닐 수 있다. 비디오 증폭기는 비디오 입력에 AC 연결되며 동기 펄스 바로 다음에 오는 합성 비디오 레벨에 관련한 레벨로 DC 바이어스를 클램프시키는 DC 재삽입 회로를 포함한다. 그러므로, DC 재삽입은 각각의 스캔라인에 대해 CRT 흑색 레벨로 클램프된다. 또한, 상기 비디오 증폭기는 VDT 귀선 간격동안 CRT 총을 턴오프시키는 귀선소거 회로를 포함한다. 따라서, 상기 드라이버 회로는 색 표시에 대한 동작을 동시에 조정하지만 개개의 CRT 총(gum) 특성의 제조 허용범위를 고려하는 방식으로 CRT 총을 구동시킬 수 있다.

78. 发明公开

KR1020000016929A 저가의 미크론 이하의 깊이를 갖는 ＣＭＯＳ 제조방법 有权
标题翻译： CMOS制造方法具有低成本的次级深度
公开(公告)号：KR1020000016929A
公开(公告)日：2000-03-25
申请号：KR1019990028342
申请日：1999-07-14
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 알버트엠.버지몬트 , 크리스토퍼아이.마이컬
IPC分类号： H01L29/78
CPC分类号： H01L21/823814
摘要： PURPOSE: A CMOS fabricating method is provided to have a low cost without the performance loss of a drain/source process through the unity of the masking step. CONSTITUTION: In the CMOS fabricating method, a blanket boron implantation is used with a halo region implantation with regard to an NMOS and a P-light doped drain (PLDD) implantation with regard to a PMOS. After forming a sidewall on a gate (150, 155), a masked arsenic and phosphorus implantation is used with an N¬+ implantation. Since the phosphorous is driven more rapidly than the arsenic, a required N¬+/N-light doped drain (NLDD) halo structure is formed. And, a masked boron implantation is used with a P¬+ implantation. A source/drain contact is formed using two masked implantation.
摘要翻译：目的：提供CMOS制造方法以低成本，而不会通过掩模步骤的统一来实现漏/源工艺的性能损失。构造：在CMOS制造方法中，关于PMOS和PMOS掺杂漏极（PLDD）注入，使用覆盖硼注入，其中注入卤素区注入。在栅极（150,155）上形成侧壁之后，使用N + +注入的掩蔽的砷和磷注入。由于磷比砷更快地被驱动，因此形成了所需的N + / N-掺杂掺杂的漏极（NLDD）卤素结构。并且，使用掩模硼注入与P ++注入。使用两个掩模植入形成源极/漏极接触。

79. 发明公开

KR1020000016928A 잔류압력을 감소시키기위한 액정디스플레이 조립체 및 방법 有权
标题翻译：液晶显示器组件和降低剩余压力的方法
公开(公告)号：KR1020000016928A
公开(公告)日：2000-03-25
申请号：KR1019990028341
申请日：1999-07-14
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 란잔제이.메듀 , 세사드리비크람
IPC分类号： G02F1/133
CPC分类号： G02F1/133308 , G02F1/136277 , G02F2001/133314 , G02F2202/28
摘要： PURPOSE: Liquid crystal display assembly and method to reduce remaining pressure are provided to overthrow the limitations of the conventional liquid crystal display assembly that change the color, optic shadow and misalignment by remaining pressure of the cell. CONSTITUTION: The liquid crystal display assembly and method to reduce remaining pressure comprises: die that has display units, transparent plate that attach over the die, bond seal used to combine the die and the transparent plate, liquid crystal material positioning at shield volume, supporting circuit board that is allocated at the transparent plate in order to barrier the die from the transmission of remaining pressure by the circuit board, die bond pad located on one side of silicon die to control the display units easily, conductive spacer maintaining the space between display array and the transparent plate, cavity that bigger than the surrounding of the die, and port through which air circulates.
摘要翻译：目的：提供液晶显示组件和减少剩余压力的方法，以推翻常规液晶显示组件的局限性，这些液晶显示组件通过电池的剩余压力来改变颜色，光影和不对准。构成：液晶显示组件和减少剩余压力的方法包括：具有显示单元的模具，附着在模具上的透明板，用于组合模具和透明板的粘合密封件，以屏蔽体积定位的液晶材料，支撑分配在透明板上的电路板，以便通过电路板，位于硅晶片一侧的芯片接合焊盘阻挡裸片的剩余压力，从而容易地控制显示单元，导电间隔物保持显示器之间的空间阵列和透明板，空腔大于模具周围，空气通过空气循环。

80. 发明公开

KR1020000005741A 직렬 로드와 후속 병렬 로드의 논리값들을 동시에 홀드하는 스캔 플립플롭 有权
标题翻译：扫描FLOP FLOP保持序列和并行负载的逻辑值同时
公开(公告)号：KR1020000005741A
公开(公告)日：2000-01-25
申请号：KR1019990019563
申请日：1999-05-29
申请人： 내셔널 세미콘덕터 코포레이션
发明人： 큐레쉬파잘우어레만
IPC分类号： H03K19/00
CPC分类号： G01R31/318541 , G01R31/318572
摘要： PURPOSE: In a scan flip-flop circuit, after a logic value of a first input is latched in response to a first clock signal and a logic value of a second input is latched in response to a second clock signal, the two logic values are outputted for the second clock. CONSTITUTION: The scan flip-flop circuit (900) comprises: a serial input(902); a parallel input(904); a selective input(906); a control input(908); a first output(910); and a second output. When a test enable signal EN of the selective input and a control signal CNTL of the control input are all in a second logic state, the flip-flop circuit latches the test value of the serial input which outputs to the first output and the second output. When the test enable signal EN is set to the first logic state and the control signal CNTL remains in the second logic state, the flip-flop circuit latches the test value of the parallel input which outputs to the second output. Therefore the serial test value and the parallel test value respectively go to the first output and the second output at the same time.
摘要翻译：目的：在扫描触发器电路中，响应于第一时钟信号锁存第一输入的逻辑值并响应于第二时钟信号锁存第二输入的逻辑值，两个逻辑值为输出第二个时钟。构成：扫描触发器电路（900）包括：串行输入（902）; 并行输入（904）; 选择性输入（906）; 控制输入（908）; 第一输出（910）; 和第二输出。当选择输入的测试使能信号EN和控制输入的控制信号CNTL都处于第二逻辑状态时，触发器电路将输出的串行输入的测试值锁存到第一输出和第二输出。当测试使能信号EN被设置为第一逻辑状态并且控制信号CNTL保持在第二逻辑状态时，触发器电路将输出的并行输入的测试值锁存到第二输出。因此，串行测试值和并行测试值分别同时转到第一个输出和第二个输出。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式