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61. 发明公开

EP0986019A2 Complex number calculation circuit 失效
标题翻译：电路，用于计算复数
公开(公告)号：EP0986019A2
公开(公告)日：2000-03-15
申请号：EP99123783.5
申请日：1996-09-19
申请人： YOZAN INC. , SHARP KABUSHIKI KAISHA
发明人： Zhou, Changming, c/o Yozan Inc. , Shou, Guoliang, c/o Yozan Inc. , Yamamoto, Makoto, c/o Yozan Inc. , Takatori, Sunao, c/o Yozan Inc.
IPC分类号： G06G7/22
CPC分类号： G06G7/22 , G06J1/00
摘要： A complex number calculation circuit for directly multiplying a complex number of an analog signal by a digital complex number as a multiplier. A capacitive coupling is used with a plurality of parallel capacitances corresponding to weights of bits of real and imaginary parts of the multiplier. Sign of the multiplier is represented by selection of outputs paths. A complex number calculation circuit for calculating approximated absolute value suitable for an analog architecture. Inverter circuits are used for linear inversion of analog values, and capacitive couplings are use for weighted addition. Analog maximum and minimum circuits with parallel MOSs are used for maximum and minimum calculation.

62. 发明公开

EP0936569A1 Verfahren und Schaltungsanordnung zur Frequenzvervielfachung 失效
公开(公告)号：EP0936569A1
公开(公告)日：1999-08-18
申请号：EP98102333.6
申请日：1998-02-11
申请人： Deutsche Telekom AG
发明人： Huber, Klaus, Dr.-Ing.
IPC分类号： G06G1/00 , G06G7/20 , G06G7/22
CPC分类号： G06G7/22 , G06G7/20
摘要： Es werden ein Verfahren und eine Schaltungsanordnung zur Frequenzvervielfachung mit Hilfe von Tschebyscheffschen Polynomen angegeben. Die Frequenzvervielfacher lassen sich dadurch sehr einfach und in Modulbauweise realisieren, wodurch der Einsatz insbesondere in der Nachrichtechnik sehr preisgünstig wird. Die Tschebyscheffschen Polynome bzw. die zur schaltungstechnischen Implementierung erforderlichen Multiplizierer (7) und Summier- bzw. Subtrahierschaltungen (8) oder dergleichen lassen sich in integrierter Schaltungstechnik realisieren, die dann je nach äußerer Verdrahtung die unterschiedlichsten gewünschten Funktionen ausführen können. Als weitere Funktionen, die mit solch einem Chip leicht realisierbar sind, wird die Synthese beliebiger Funktionsverläufe durch Darstellung der Funktion mittels einer Tschebyscheff-Reihe oder die Verwendung der Funktion T n (x) als Verstärker mit dem Verstärkungsfaktor n für kleines x mit sin(nx) ≈ nx , und ungerades n angegeben.
摘要翻译：该方法包括使用实现第N阶切比雪夫多项式的电路模块（TnÄxÜ），并由T1（x）= 1，T2（x）= 2x2-1和Tn + 1（x）= 2xTn（x）-Tn -1（x），N = 1,2,3..N。使用T nm（x）= Tn（Tm（x））和Tn + m（x）= Tn（x）Tm（x）-Tn-m（x）的关系将电路模块互连到模块电路组合或结构）。在切比雪夫电路模块（TnÄxÜ）的输入端施加给定频率的余弦信号，该模拟信号在模块中产生N次倍频，这在电路模块输出端可用。

63. 发明公开

EP0764915A3 Complex number calculation circuit 失效
标题翻译：电路，用于计算复数
公开(公告)号：EP0764915A3
公开(公告)日：1999-01-13
申请号：EP96115064.6
申请日：1996-09-19
申请人： YOZAN INC. , SHARP KABUSHIKI KAISHA
发明人： Zhou Changming, , Shou Guoliang, , Yamamoto Makoto, , Takatori Sunao,
IPC分类号： G06J1/00
CPC分类号： G06G7/22 , G06J1/00
摘要： A complex number calculation circuit for directly multiplying a complex number of an analog signal by a digital complex number as a multiplier. A capacitive coupling is used with a plurality of parallel capacitances corresponding to weights of bits of real and imaginary parts of the multiplier. Sign of the multiplier is represented by selection of outputs paths. A complex number calculation circuit for calculating approximated absolute value suitable for an analog architecture. Inverter circuits are used for linear inversion of analog values, and capacitive couplings are use for weighted addition. Analog maximum and minimum circuits with parallel MOSs are used for maximum and minimum calculation.

64. 发明公开

EP0825545A1 Vector absolute-value calculation circuit 失效
标题翻译：矢量绝对值计算电路
公开(公告)号：EP0825545A1
公开(公告)日：1998-02-25
申请号：EP97113678.3
申请日：1997-08-07
申请人： YOZAN INC.
发明人： Zhou, Changming , Shou, Guoliang , Suzuki, Kunihiko , Motohashi, Kazunori , Yamamoto, Makoto , Takatori, Sunao
IPC分类号： G06G7/22
CPC分类号： G06G7/22
摘要： The present invention provides a highly accurate vector absolute-value calculation circuit using analog processing and minimal hardware. Signal voltages corresponding to component I (real number part) and component Q (imaginary number part) are input to the first absolute-value calculation circuit 13 and the second absolute-value calculation circuit 14 from terminals 11 and 12, respectively, and they are each converted into absolute-value signals. The component I absolute-value and component Q absolute-value are compared in comparison circuit 20. According to the result, the larger absolute-value signals are output to input capacitor 23 of a neural computation circuit, and the smaller absolute-value signals are output to input capacitor 24 by controlling multiplexers 21 and 22. The capacity ratio of feedback capacitor 26 of a neural computation circuit and input capacitors 23 and 24 is 11:10:5. The complex number absolute-value calculated by the following formula is output from output terminal 27. Mag = 10 11 Max { Abs ( I ), Abs ( Q )} + 5 11 Min { Abs ( I ), Abs ( Q )}
摘要翻译：本发明提供了一种使用模拟处理和最少硬件的高精度矢量绝对值计算电路。对应于分量I（实数部分）和分量Q（虚数部分）的信号电压分别从端子11和12输入到第一绝对值计算电路13和第二绝对值计算电路14，并且它们是每个转换成绝对值信号。在比较电路20中比较分量I绝对值和分量Q绝对值。根据结果，较大的绝对值信号被输出到神经计算电路的输入电容器23，并且较小的绝对值信号是通过控制多路复用器21和22输出到输入电容器24.神经计算电路的反馈电容器26与输入电容器23和24的电容比是11：10：5。从输出端子27输出由下式算出的复数绝对值.Mag = 1011Max {Abs（I），Abs（Q）} + 511Min {Abs（I），Abs（Q）}

65. 发明授权

EP0484576B1 Vorrichtung zur Unterteilung von analogen periodischen Signalen 有权
标题翻译：设备模拟周期信号的细分
公开(公告)号：EP0484576B1
公开(公告)日：1997-05-02
申请号：EP90121285.2
申请日：1990-11-07
申请人： Dr. Johannes Heidenhain GmbH
发明人： Kranitzky, Walter, Dr. , Wastlhuber, Robert, Dipl.-Ing. (FH)
IPC分类号： G06J1/00 , G06G7/22 , H03M1/00
CPC分类号： H03M1/202 , G01D5/2451 , G06G7/22 , G06J1/00 , H03M1/46 , H03M1/645

66. 发明公开

EP0764915A2 Complex number calculation circuit 失效
标题翻译： Schaltung zur Berechnung komplexer Zahlen
公开(公告)号：EP0764915A2
公开(公告)日：1997-03-26
申请号：EP96115064.6
申请日：1996-09-19
申请人： YOZAN INC. , SHARP KABUSHIKI KAISHA
发明人： Zhou Changming, , Shou Guoliang, , Yamamoto Makoto, , Takatori Sunao,
IPC分类号： G06J1/00
CPC分类号： G06G7/22 , G06J1/00
摘要： A complex number calculation circuit for directly multiplying a complex number of an analog signal by a digital complex number as a multiplier. A capacitive coupling is used with a plurality of parallel capacitances corresponding to weights of bits of real and imaginary parts of the multiplier. Sign of the multiplier is represented by selection of outputs paths. A complex number calculation circuit for calculating approximated absolute value suitable for an analog architecture. Inverter circuits are used for linear inversion of analog values, and capacitive couplings are use for weighted addition. Analog maximum and minimum circuits with parallel MOSs are used for maximum and minimum calculation.
摘要翻译：一种用于将复数个模拟信号乘以数字复数作为乘数的复数计算电路。电容耦合用于与乘法器的实部和虚部的位的权重相对应的多个并联电容。乘法器的符号由输出路径的选择表示。一种用于计算适合于模拟架构的近似绝对值的复数计算电路。逆变电路用于模拟值的线性反转，电容耦合用于加权相加。具有并联MOS的模拟最大和最小电路用于最大和最小计算。

67. 发明公开

EP0722630A1 LOW POWER ANALOG ABSOLUTE DIFFERENCING CIRCUIT AND ARCHITECTURE 失效
标题翻译：的低功耗电路组成的模拟信号的绝对差值
公开(公告)号：EP0722630A1
公开(公告)日：1996-07-24
申请号：EP94929863.0
申请日：1994-09-22
申请人： THE REGENTS OF THE UNIVERSITY OF CALIFORNIA
发明人： GUERRIERI, Roberto , KRAMER, Alan
IPC分类号： G06G7 , H03F3 , H04N7
CPC分类号： G06G7/22
摘要： A low power analog absolute differencing circuit (60) and architecture is disclosed. The circuit (60) includes an integrating amplifier (65) with an input node connected to a common integration line (63). The common integration line (63) is connected to a set of analog comparison circuits (62) to form an analog vector absolute differencing circuit row. Each of the analog comparison circuits (62) compares a first analog signal to a second analog signal to produce an absolute difference signal. The absolute difference signal from each analog comparison circuit (62) is transmitted in the form of charge drawn from the common integration line (63). The integrating amplifier (65) provides an integration sum corresponding to the sum of the absolute difference signals. The analog absolute differencing architecture includes a matrix of absolute differencing circuits (60).

68. 发明授权

EP0390356B1 An analog pulse shaper 失效
标题翻译：模拟Impulsformer
公开(公告)号：EP0390356B1
公开(公告)日：1996-01-10
申请号：EP90302482.6
申请日：1990-03-08
申请人： NOKIA MOBILE PHONES LTD.
发明人： Vaisanen, Risto , Pekkarinen, Vesa , Sarasmo, Jukka
IPC分类号： H03K6/04
CPC分类号： H03K4/94 , G06G7/22 , H03K6/04

69. 发明公开

EP0390356A2 An analog pulse shaper 失效
标题翻译：模拟Impulsformer。
公开(公告)号：EP0390356A2
公开(公告)日：1990-10-03
申请号：EP90302482.6
申请日：1990-03-08
申请人： NOKIA MOBILE PHONES LTD.
发明人： Vaisanen, Risto , Pekkarinen, Vesa , Sarasmo, Jukka
IPC分类号： H03K6/04
CPC分类号： H03K4/94 , G06G7/22 , H03K6/04
摘要： The invention relates to the forming of a control pulse, for the transmitter in a GSM radio telephone system. A cos² pulse is formed by means of an analog circuit from a rectangular pulse which is first shaped into a triangular pulse which may be somewhat clipped at its peak. The triangular pulse is further shaped into a cos² pulse. The circuit also includes means (Cr...CN; R14...RN; Q7...QN) by using which the abruptness of the triangular pulse and thereby the abruptness of the cos² pulse can be selected.
摘要翻译：本发明涉及形成用于GSM无线电话系统中的发射机的控制脉冲。通过来自矩形脉冲的模拟电路形成cos <2>脉冲，该矩形脉冲首先成形为三角形脉冲，该三角形脉冲可能在其峰值处略微被削波。三角形脉冲进一步成形为cos <2>脉冲。该电路还包括可以选择三角形脉冲的突变，从而可以选择cos <2>脉冲的突变的装置（Cr ... CN; R14 ... RN; Q7 ... QN）。

70. 发明公开

EP0272296A1 OPTO-ELECTRONIC SCALE READING APPARATUS 失效转让
标题翻译：光电式电子秤阅读终端。
公开(公告)号：EP0272296A1
公开(公告)日：1988-06-29
申请号：EP87904071.0
申请日：1987-06-22
申请人： Renishaw plc
发明人： STEPHENS, William, Frank, Noel
IPC分类号： G01D5 , G06G7
CPC分类号： G01D5/24409 , G01D5/38 , G06G7/22
摘要： Dispositif opto-électronique de lecture de graduation comprenant une tête de lecture (10) dans laquelle une pluralité de paire d'émetteurs et de récepteurs optiques (15, 25) sont positionnées de sorte que les faisceaux (13) de lumière collimatée produits par les émetteurs respectifs (15) tombent sur une région commune (30) d'une échelle graduée (11). Par rapport à des agencements où les faisceaux lumineux tombent sur des régions séparées de l'échelle graduée, le dispositif ci-décrit est relativement insensible aux effets d'un mauvais alignement entre l'échelle graduée (11) et la tête de lecture (10).

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