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    • 67. 发明授权
      US07821310B2 DLL circuit having duty cycle correction and method of controlling the same 失效
    • DLL circuit having duty cycle correction and method of controlling the same
    • 具有占空比校正的DLL电路及其控制方法
    • US07821310B2
    • 2010-10-26
    • US12345136
    • 2008-12-29
    • Won Joo Yun , Hyun Woo Lee
    • Won Joo Yun , Hyun Woo Lee
    • H03L7/06
    • H03L7/0814 , H03K5/1565
    • A delay locked loop (DLL) circuit includes a duty cycle correcting unit configured to correct a duty cycle of a reference clock signal in response to a duty cycle correction signal and generate a correction clock signal. A feedback loop of the DLL circuit performs a delay lock operation on the correction clock signal and generates an output clock signal. A first duty cycle detecting unit detects a duty cycle of the correction clock signal and generates a first detection signal and a second duty cycle detecting unit detects a duty cycle of the output clock signal and generates a second detection signal. Finally, a duty cycle control unit generates the duty cycle correction signal in response to the first detection signal and the second detection signal to perform the duty cycle correction.
    • 延迟锁定环（DLL）电路包括占空比校正单元，其被配置为响应于占空比校正信号来校正参考时钟信号的占空比并产生校正时钟信号。 DLL电路的反馈回路对校正时钟信号执行延迟锁定操作，并产生输出时钟信号。 第一占空比检测单元检测校正时钟信号的占空比并产生第一检测信号，第二占空比检测单元检测输出时钟信号的占空比并产生第二检测信号。 最后，占空比控制单元响应于第一检测信号和第二检测信号产生占空比校正信号，以执行占空比校正。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 69. 发明授权
      US07791384B2 Phase synchronization apparatus 有权
    • Phase synchronization apparatus
    • 相位同步装置
    • US07791384B2
    • 2010-09-07
    • US12345149
    • 2008-12-29
    • Hyun Woo Lee , Won Joo Yun
    • Hyun Woo Lee , Won Joo Yun
    • H03L7/06
    • H03L7/087 , H03L7/0891 , H03L7/0995 , H03L7/18 , H03L2207/06
    • A phase synchronization apparatus includes a bias control unit configured to sequentially delay an input clock signal to generate bias control signals having multiple bits, a bias generation unit configured to generate a pull-up bias voltage having a level that corresponds to logical values of the bias control signals, and to generate a pull-down bias voltage in response to a control signal; and a voltage controlled oscillator configured to include a plurality of delay cells respectively having a pull-up terminal and a pull-down terminal to generate an output clock signal in response to the control voltage, wherein the pull-up bias voltage is supplied to the pull-up terminals of the respective delay cells and the pull-down bias voltage is supplied to the pull-down terminals of the respective delay cells.
    • 相位同步装置包括：偏置控制单元，被配置为顺序地延迟输入时钟信号以产生具有多个位的偏置控制信号;偏置生成单元，被配置为产生具有与偏置的逻辑值对应的电平的上拉偏置电压 控制信号，并且响应于控制信号产生下拉偏置电压; 以及压控振荡器，被配置为包括分别具有上拉端子和下拉端子的多个延迟单元，以响应于所述控制电压而产生输出时钟信号，其中所述上拉偏置电压被提供给 各个延迟单元的上拉端子和下拉偏压被提供给各个延迟单元的下拉端子。
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