专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

51. 发明申请

WO2014029253A1 一种OTN网络中客户业务时钟提取的实现方法审中-公开
公开(公告)号：WO2014029253A1
公开(公告)日：2014-02-27
申请号：PCT/CN2013/079967
申请日：2013-07-24
申请人：烽火通信科技股份有限公司 , 李光瑜 , 冯波 , 海增强 , 郑林 , 魏明 , 张睿 , 李剑峰 , 胡杰 , 郑哲文 , 沈羽纶
发明人：李光瑜 , 冯波 , 海增强 , 郑林 , 魏明 , 张睿 , 李剑峰 , 胡杰 , 郑哲文 , 沈羽纶
IPC分类号： H04J3/06 , H04L7/027
CPC分类号： H04J3/062 , H04J3/1652
摘要：本发明涉及一种OTN网络中客户业务时钟提取的实现方法，采用统计控制加上外挂数字频率合成器，第一步，对OTN网络解帧出的客户业务在OTN系统时钟下进行同步平滑处理，使客户业务数据比较均匀；第二步，统计并比较平滑后数据量与客户业务发送数据量，通过加权算法结合FIFO缓存冗余度来控制时钟调整信息，第三步，将时钟调整信息转化为外挂数字频率合成器需要的精确频率调整信息，精准控制外挂数字频率合成器产生业务发送时钟。本发明所述的实现方法，实现难度小，实施起来成本低；时钟提取过程主要通过统计来控制，不依赖于缓存工作状态，安全可靠；统计过程中遇到异常会及时过滤，设备级联时不会引起迭代效应，提取的时钟质量更好。

52. 发明申请

WO2006081150A3 SYSTEM AND METHOD FOR PERFORMING CONCATENATION OF DIVERSELY ROUTED CHANNELS 审中-公开
标题翻译：用于执行多径路由通道的系统和方法
公开(公告)号：WO2006081150A3
公开(公告)日：2009-04-09
申请号：PCT/US2006002144
申请日：2006-01-20
申请人： RAZA MICROELECTRONICS INC , NARVAEZ PAOLO , BOG MURAT
发明人： NARVAEZ PAOLO , BOG MURAT
IPC分类号： H04B7/216
CPC分类号： H04L49/552 , H04J3/062 , H04J3/12 , H04J3/1611 , H04J3/1617 , H04J2203/0069 , H04J2203/0085 , H04J2203/0094 , H04L12/54 , H04L49/351
摘要： A system and method are provided for performing Local Centre Authorization Service (LCAS) in a network system, the system having a data aligner configured to align bytes of input data according to groups of members. The system also including an LCAS control manager configured to generate de- sequencing control commands in response to data input from the data aligner. The system further including a de-sequencer configured to de-sequence the input data input from the data aligner according to de- sequencing control commands received from the LCAS control manager.
摘要翻译：提供了一种用于在网络系统中执行本地中心授权服务（LCAS）的系统和方法，该系统具有数据对准器，其被配置为根据成员组来对齐输入数据的字节。该系统还包括LCAS控制管理器，其被配置为响应于来自数据对准器的数据输入而生成去排序控制命令。该系统进一步包括解调器，其被配置为根据从LCAS控制管理器接收的解码控制命令来对从数据对准器输入的输入数据进行解调。

53. 发明申请

WO2009000118A1 时分复用系统总线接口数据平滑转换的方法与装置审中-公开
公开(公告)号：WO2009000118A1
公开(公告)日：2008-12-31
申请号：PCT/CN2007/003476
申请日：2007-12-06
申请人：中兴通讯股份有限公司 , 陈新安 , 钟建兔
发明人：陈新安 , 钟建兔
IPC分类号： H04L29/10 , H04J3/00
CPC分类号： H04J3/062 , H04J3/1641
摘要： A method for smoothly exchanging the data of bus interface in time division multiplex system is provided, and the technical scheme is: determining the data rate of each interface accessing the time division multiplex system, and providing a corresponding clock signal and a frame synchronization signal to each interface based on the rate determined, including following steps: A, judging whether the rate of source data interface is equal to the rate of destination data interface (S404), if yes going to step B, else going to step C; B, transparently transmitting the data of source data interface to the destination data interface and ending current process (S406); C, buffering the data of source data interface, and the destination data interface reading the data buffered basing on the clock signal and the frame synchronization signal of itself during the buffering process and transmitting it (S408). This invention also provides an apparatus for implementing the above method.

54. 发明申请

WO2005004378A1 AN INTELLIGENT UNIVERSAL CALIBRATION LOGIC IN EMBEDDED HIGH SPEED TRANSCEIVER (SERDES) APPLICATIONS 审中-公开
标题翻译：嵌入式高速收发器（SERDES）应用中的智能通用校准逻辑
公开(公告)号：WO2005004378A1
公开(公告)日：2005-01-13
申请号：PCT/US2004/009425
申请日：2004-03-25
申请人： QQ TECHNOLOGY, INC. , LIN, Taylor, Fengcheng , XU, Mao
发明人： LIN, Taylor, Fengcheng , XU, Mao
IPC分类号： H04L7/00
CPC分类号： H04L1/0061 , H04B17/11 , H04B17/20 , H04J3/062
摘要： The present invention discloses a bundled transceiver link recovery process and algorithm and calibration control logic that can be universally implemented in any different types of embedded chipset designs and application for high-speed data communication systems. The calibration logic is capable of performing the calibrations during different stages of system operations. Specifically, the calibration logic of this invention is provided to satisfy the power-on-self calibration (105) requirements. The calibration logic is further provided to perform bundled SERDES (150) alignments, to correct the +/-100ppm frequency difference and to start the calibration process automatically upon detection an error (140). The calibration operations can be universally implemented in different embedded chipset configuration suitable for different data rates and different switch fabric-SERDES arrangements to assure reliable and accurate data transmissions are achieved.
摘要翻译：本发明公开了一种捆绑的收发器链路恢复过程和算法和校准控制逻辑，可以在任何不同类型的嵌入式芯片组设计和高速数据通信系统的应用中普遍实现。校准逻辑能够在系统操作的不同阶段执行校准。具体地，本发明的校准逻辑被提供以满足上电自校准（105）要求。进一步提供校准逻辑以执行捆绑的SERDES（150）对准，以校正+/- 100ppm的频率差，并且在检测到错误时自动启动校准过程（140）。校准操作可以在不同的嵌入式芯片组配置中普遍实现，适用于不同的数据速率和不同的交换结构SERDES布置，以确保实现可靠和准确的数据传输。

55. 发明申请

WO0219582A3 TECHNIQUES AND ARCHITECTURES FOR IMPLEMENTING A DATA SKEW EQUALIZER 审中-公开
标题翻译：实施数据仓库均衡器的技术和架构
公开(公告)号：WO0219582A3
公开(公告)日：2003-03-06
申请号：PCT/US0127037
申请日：2001-08-30
申请人： CIENA CORP
发明人： ADAM JOEL F , ENGELKEMIER DARRER
IPC分类号： H04J3/06 , H04L12/54 , H04L12/801 , H04L12/815 , H04L12/835 , H04L12/861 , H04L12/863 , H04Q11/04 , H04Q11/00
CPC分类号： H04L47/6255 , H04J3/0602 , H04J3/062 , H04J2203/0025 , H04J2203/0098 , H04L47/10 , H04L47/17 , H04L47/22 , H04L47/29 , H04L47/30 , H04L47/50 , H04L49/90 , H04L49/9078 , H04Q11/0478 , H04Q2213/1302 , H04Q2213/1304 , H04Q2213/13103 , H04Q2213/13213 , H04Q2213/13295 , H04Q2213/1331 , H04Q2213/1336
摘要： Consistent with the present invention, programmable input and output buffers are provided on each port of each stage of a distributed system in order to reduce data skew and preserve data synchronization. The programmable buffers provide the ability to add delay to data paths having less skew to compensate or match the skew associated with data paths having greater skew. Accordingly, the programmable buffers can equalize data skew and preserve data synchronization at each stage in the distributed system. As a result, individual stages can be placed farther apart, thereby facilitating larger distributed systems.
摘要翻译：根据本发明，在分布式系统的每个级的每个端口上提供可编程输入和输出缓冲器，以便减少数据偏移并保持数据同步。可编程缓冲器提供对具有较少偏斜的数据路径添加延迟以补偿或匹配与具有较大偏斜的数据路径相关联的偏斜的能力。因此，可编程缓冲器可以均衡数据偏移并保持分布式系统中每个阶段的数据同步。因此，各个阶段可以放置得更远，从而便于更大的分布式系统。

56. 发明申请

WO02058316A1 DATA TIME DIFFERENCE ABSORBING CIRCUIT, AND DATA RECEVING METHOD AND DEVICE 审中-公开
标题翻译：数据时差差吸收电路，数据恢复方法和装置
公开(公告)号：WO02058316A1
公开(公告)日：2002-07-25
申请号：PCT/JP2002/000218
申请日：2002-01-16
IPC分类号： H04B10/114 , H04J3/06 , H04J14/02 , H04N11/24 , H04L7/00 , G11B20/10 , H04N7/24
CPC分类号： H04B10/1149 , H04J3/0602 , H04J3/062 , H04J14/0226 , H04J14/0232 , H04J14/0246 , H04J14/0247 , H04J14/025 , H04J14/0252 , H04J14/0282 , H04N11/004
摘要： A data time difference absorbing circuit comprising memories (36, 37) where first digital data including first timing reference data and second digital data including second timing reference data are stored and read out, respectively, timing data extracting section (41) for extracting the first reference data included in data read out of the memory (36) and the second reference data included in data read out of the memory (37), a phase difference determining section (42) for determining the mutual phase difference between the extracted first and second reference data, and a control signal generating section (40) for controlling the read timing at which data is read out of the memory (36) and the read timing at which data is read out of the memory (37) according to the mutual phase difference measured by the phase difference determining section (42) so as to maintain the mutual phase difference substantially at zero.
摘要翻译：一种包括存储器（36,37）的数据时差吸收电路，分别存储并读出包括第一定时参考数据的第一数字数据和包括第二定时参考数据的第二数字数据的存储器，分别用于提取第一定时参考数据包括在从存储器（36）读出的数据中的参考数据和包含在从存储器（37）读出的数据中的第二参考数据，相位差确定部分（42），用于确定提取的第一和第二参考数据和控制信号生成部分（40），用于根据相互相位控制从存储器（36）读出数据的读取定时和从存储器（37）读出数据的读取定时由相位差确定部分（42）测量的差值使得相互相位差基本维持在零。

57. 发明申请

WO9957828B1 HUB PORT WITHOUT JITTER TRANSFER 审中-公开
标题翻译： HUB端口没有JITTER TRANSFER
公开(公告)号：WO9957828B1
公开(公告)日：1999-12-16
申请号：PCT/US9909423
申请日：1999-04-30
申请人： EMULEX CORP
发明人： HASHEMI HOSSEIN , HENSON KARL M , BREWER DAVID
IPC分类号： G06F13/42 , H04J3/06 , H04J3/07 , H04J3/08 , H04L12/42 , H04L12/56
CPC分类号： H04J3/062 , H04J3/0658 , H04J3/0697 , H04J3/07
摘要： A hub port (200) in a hub which preferably eliminates the transfer of jitter in the signal transmitted to an attached node port. In one embodiment, jitter transfer is preferably eliminated by transmitting data to an attached node port (212) using a local clock signal internal to the hub rather than a clock signal recovered from the datastream. The hub port includes smoothing circuits (220) to synchronize data received from the attached node port to the local clock.
摘要翻译：集线器中的集线器端口（200），其优选地消除了传输到附接节点端口的信号中的抖动传输。在一个实施例中，优选地通过使用集线器内部的本地时钟信号将数据发送到附加的节点端口（212）来消除抖动传输，而不是从数据流恢复的时钟信号。集线器端口包括平滑电路（220），用于将从连接的节点端口接收的数据同步到本地时钟。

58. 发明申请

WO2011041559A1 STREAM CLOCK RECOVERY IN HIGH DEFINITION MULTIMEDIA DIGITAL SYSTEM 审中-公开
标题翻译：高定义多媒体数字系统中的时钟恢复
公开(公告)号：WO2011041559A1
公开(公告)日：2011-04-07
申请号：PCT/US2010/050929
申请日：2010-09-30
申请人： INTEGRATED DEVICE TECHNOLOGY, INC. , ZHANG, Xiaoqian , ZHAI, Shubing , WANG, Yanbo
发明人： ZHANG, Xiaoqian , ZHAI, Shubing , WANG, Yanbo
IPC分类号： H04B14/06
CPC分类号： H04J3/062 , G09G5/008 , H03L7/193 , H03L7/1978 , H04N21/4122 , H04N21/4307
摘要： The present disclosure provides techniques for recovering source stream clock data at the sink in a high definition multimedia digital content transport system. The disclosure includes a fractional-N Phase-Locked Loop (PLL) based clock generator, a programmable Sigma-Delta Modulator (SDM), and a clock data calibrator to fully recover the original source stream clock data. The fractional-N PLL provides flexible source stream clock recovery. When there is a frequency deviation between the original clock and the regenerated clock, the clock data calibrator control circuit adjusts the clock data, preventing any stream data buffer overflow or underflow problems. The disclosed techniques are compatible with the sink devices based on the standards of DisplayPort and HDMI.
摘要翻译：本公开提供了用于在高清晰度多媒体数字内容传输系统中的信宿处恢复源流时钟数据的技术。本公开包括基于分数N锁相环（PLL）的时钟发生器，可编程Σ-Δ调制器（SDM）和时钟数据校准器，以完全恢复原始源流时钟数据。分数N PLL提供灵活的源流时钟恢复。当原始时钟与再生时钟之间存在频率偏差时，时钟数据校准器控制电路调整时钟数据，防止任何流数据缓冲区溢出或下溢问题。所公开的技术基于DisplayPort和HDMI的标准与宿设备兼容。

59. 发明申请

WO2011033780A1 端末装置、音声出力方法および情報処理システム审中-公开
标题翻译：终端设备，声音输出方法和信息处理系统
公开(公告)号：WO2011033780A1
公开(公告)日：2011-03-24
申请号：PCT/JP2010/005670
申请日：2010-09-16
申请人：株式会社ソニー・コンピュータエンタテインメント , 渋谷清人 , 中村仁 , 柴田勝彦 , 柳瀬和大 , 山口明俊 , 森田章義 , 風間幸一
发明人：渋谷清人 , 中村仁 , 柴田勝彦 , 柳瀬和大 , 山口明俊 , 森田章義 , 風間幸一
IPC分类号： H04L13/08 , A63F13/00 , A63F13/12 , H04L12/56
CPC分类号： H04R3/00 , A63F13/02 , A63F13/12 , A63F13/358 , A63F2300/408 , A63F2300/534 , A63F2300/572 , A63F2300/6081 , H04J3/062 , H04M1/6066
摘要：　音声出力端末装置１００において、バッファ制御部１２２は、指示受付部１２０において設定指示された音声出力モードに応じて、ジッタバッファ１２８のバッファサイズを調節する。指示受付部１２０が、音声出力の低遅延を要求する音声出力モードの設定指示を受け付けると、バッファ制御部１２２が、ジッタバッファ１２８のバッファサイズを縮小する。またバッファ制御部１２２は、設定指示された音声出力モードに応じて、メディアバッファがジッタバッファ１２８に音声パケットを送出するタイミングを制御する。
摘要翻译：在声音输出终端装置（100）中，缓冲器控制单元（122）响应于命令接收单元（120）指定的声音输出模式来调整抖动缓冲器（128）的缓冲器大小。当命令接收单元（120）接收到用于声音输出模式的设置命令以请求声音输出的低延迟时，缓冲器控制单元（122）减小抖动缓冲器（128）的缓冲器大小。此外，缓冲器控制单元（122）响应于所设置的命令声音输出模式来控制媒体缓冲器向抖动缓冲器（128）发送声音包的时间。

60. 发明申请

WO2008061451A1 一种时分复用模式下传输数据的方法和系统审中-公开
公开(公告)号：WO2008061451A1
公开(公告)日：2008-05-29
申请号：PCT/CN2007/003292
申请日：2007-11-21
申请人：大唐移动通信设备有限公司 , 郭长旺 , 李军
发明人：郭长旺 , 李军
IPC分类号： H04J3/00
CPC分类号： H04J3/1605 , H04J3/062 , H04J3/12 , H04L49/901
摘要： A method for transmitting data in TDM mode is provided to solve the problem in the prior art that the data processing between a transmitter side and a receiver side could not be real time and the delay time during data transmitting would be longer. The method comprises: packaging TIME DIVISION MULTIPLEXING (TDM) frame head information and data to be sent into a TDM frame at a transmitter side, and transmitting the TDM frame to a receiver side; receiving the TDM frame at the receiver side. With the solution according to the present invention, it is possible to perform real time data processing between the transmitter side and the receiver side and shorten the delay time during data transmitting.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式