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51. 发明专利

TW200300557A 取樣及保持電路 Sampling And Hold Circuit 失效
简体标题：采样及保持电路 Sampling And Hold Circuit
公开(公告)号：TW200300557A
公开(公告)日：2003-06-01
申请号：TW091133920
申请日：2002-11-21
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：川人祥二 , 宮崎大輔
IPC分类号： G11C
CPC分类号： G11C27/026
摘要：本發明提供一種取樣及保持(sampling and hold)電路，其可以抑制在作為虛擬接地(virtual grounds)之差動放大器(differential amplifier)輸入端根據輸入信號頻率之電壓變化。在取樣操作期間，一個由施加了正向輸入電壓ViP之電容器C1及總是導通(turned on)之NMOS電晶體Q4所組成之串列電路連接至差動放大器電路2之輸入端INP。一個具有與上述串列電路相同之阻抗並且由施加了負向輸入電壓ViM之電容器C3及NMOS電晶體Q9所組成之串列電路亦連接至輸入端INP。一個由施加了負向輸入電壓ViM之電容器C2及總是導通之NMOS電晶體Q5所組成之串列電路連接至差動放大器電路2之另一輸入端INM。一個具有與上述串列電路相同之阻抗並且由施加了正向輸入電壓ViP之電容器C4及NMOS電晶體Q10所組成之串列電路亦連接至輸入端INM。
简体摘要：本发明提供一种采样及保持(sampling and hold)电路，其可以抑制在作为虚拟接地(virtual grounds)之差动放大器(differential amplifier)输入端根据输入信号频率之电压变化。在采样操作期间，一个由施加了正向输入电压ViP之电容器C1及总是导通(turned on)之NMOS晶体管Q4所组成之串行电路连接至差动放大器电路2之输入端INP。一个具有与上述串行电路相同之阻抗并且由施加了负向输入电压ViM之电容器C3及NMOS晶体管Q9所组成之串行电路亦连接至输入端INP。一个由施加了负向输入电压ViM之电容器C2及总是导通之NMOS晶体管Q5所组成之串行电路连接至差动放大器电路2之另一输入端INM。一个具有与上述串行电路相同之阻抗并且由施加了正向输入电压ViP之电容器C4及NMOS晶体管Q10所组成之串行电路亦连接至输入端INM。

52. 发明专利

TW200921444A LDMOSFET之模擬方法及模擬裝置 SIMULATION METHOD AND SIMULATION APPARATUS FOR LDMOSFET 审中-公开
简体标题： LDMOSFET之仿真方法及仿真设备 SIMULATION METHOD AND SIMULATION APPARATUS FOR LDMOSFET
公开(公告)号：TW200921444A
公开(公告)日：2009-05-16
申请号：TW097119948
申请日：2008-05-29
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：三浦道子 MIURA, MITIKO , 橫道政宏 YOKOMICHI, MASAHIRO , 尾原隆宏 KAJIWARA, TAKAHIRO , 貞近倫夫 SADACHIKA, NORIO , 三宅正堯 MIYAKE, MASATAKA , 飯塚貴弘 IIZUKA, TAKAHIRO , 田口昌彥 TAGUCHI, MASAHIKO , 大黑達也 OHGURO, TATSUYA
IPC分类号： G06F , H01L
CPC分类号： G06F17/5036
摘要：將用於增加一LDMOSFET中之崩潰電壓的一漂移區(13)視作一電阻元件。藉由以迭代計算獲得一考量電阻之電位分佈而計算整個器件的電位分佈。採用一線性電位分佈來分析計算在該漂移區(13)中產生之一電容。藉由考量從一空乏區至一累積區之電位來計算在閘極電極(12)與該漂移區(13)之間之重疊區(14)中產生的一電容。
简体摘要：将用于增加一LDMOSFET中之崩溃电压的一漂移区(13)视作一电阻组件。借由以迭代计算获得一考量电阻之电位分布而计算整个器件的电位分布。采用一线性电位分布来分析计算在该漂移区(13)中产生之一电容。借由考量从一空乏区至一累积区之电位来计算在闸极电极(12)与该漂移区(13)之间之重叠区(14)中产生的一电容。

53. 发明专利

TWI270249B 電壓對電流轉換電路及使用此電路之運算互導放大器 VOLTAGE-TO-CURRENT CONVERSION CIRCUIT AND OTA USING THE SAME 失效
简体标题：电压对电流转换电路及使用此电路之运算互导放大器 VOLTAGE-TO-CURRENT CONVERSION CIRCUIT AND OTA USING THE SAME
公开(公告)号：TWI270249B
公开(公告)日：2007-01-01
申请号：TW091113381
申请日：2002-06-19
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：佐藤隆英 TAKAHIDE SATO , 藤井信生 NOBUO FUJII , 高木茂孝 SIGETAKA TAKAGI , 和田和千 KAZUYUKI WADA
IPC分类号： H03F
CPC分类号： G05F1/561 , G05F3/242
摘要：一種由具有相同極性之MOSFETs構成的電壓至電流轉換電路及一種使用此電路之具有簡單結構之軌-對-軌的OTA係被揭露。該電壓至電流轉換電路包含一第一MOSFET、一具有與該第一MOSFET之極性相同之極性的第二MOSFET、及一差異電流運作電路，一固定的汲極-源極電壓係全時間被施加到該第一MOSFET，該第一MOSFET產生一輸入電壓的第一電流訊號，該固定之汲極-源極電壓係全時間被施加到該第二MOSFET，該第二MOSFET產生該輸入電壓之與該第一電流訊號互補的第二電流訊號，該差異電流運作電路執行在該第一電流訊號與該第二電流訊號之間之相減的運作，藉此一輸出電流係根據該輸入電壓來被產生。
简体摘要：一种由具有相同极性之MOSFETs构成的电压至电流转换电路及一种使用此电路之具有简单结构之轨-对-轨的OTA系被揭露。该电压至电流转换电路包含一第一MOSFET、一具有与该第一MOSFET之极性相同之极性的第二MOSFET、及一差异电流运作电路，一固定的汲极-源极电压系全时间被施加到该第一MOSFET，该第一MOSFET产生一输入电压的第一电流信号，该固定之汲极-源极电压系全时间被施加到该第二MOSFET，该第二MOSFET产生该输入电压之与该第一电流信号互补的第二电流信号，该差异电流运作电路运行在该第一电流信号与该第二电流信号之间之相减的运作，借此一输出电流系根据该输入电压来被产生。

54. 发明专利

TWI264046B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TWI264046B
公开(公告)日：2006-10-11
申请号：TW094105650
申请日：2005-02-24
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：小池淳一 KOIKE, JUNICHI , 和田真 WADA, MAKOTO , 高橋新吾 TAKAHASHI, SHINGO , 清水紀嘉 SHIMIZU, NORIYOSHI , 柴田英毅 SHIBATA, HIDEKI , 西川哲 NISHIKAWA, SATOSHI , 臼井孝公 USUI, TAKAMASA , 那須勇人 NASU, HAYATO , 吉丸正樹 YOSHIMARU, MASAKI
IPC分类号： H01L
CPC分类号： H01L21/76844 , H01L21/76831 , H01L21/76849 , H01L21/76855 , H01L21/76856 , H01L21/76867 , H01L21/76873 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要：本發明之半導體裝置係在半導體基板配設包含開口部42之層間絕緣膜41。在開口部42內埋入以Cu為主成分之配線本體層46。在開口部42內，在層間絕緣膜41與配線本體層46間介設阻擋膜44。阻擋膜44係以特定之金屬元素與層間絕緣膜41之構成元素之化合物為主成分。
简体摘要：本发明之半导体设备系在半导体基板配设包含开口部42之层间绝缘膜41。在开口部42内埋入以Cu为主成分之配线本体层46。在开口部42内，在层间绝缘膜41与配线本体层46间介设阻挡膜44。阻挡膜44系以特定之金属元素与层间绝缘膜41之构成元素之化合物为主成分。

55. 发明专利

TWI236583B 抑止消耗電力之半導體裝置有权
简体标题：抑止消耗电力之半导体设备
公开(公告)号：TWI236583B
公开(公告)日：2005-07-21
申请号：TW093106786
申请日：2004-03-11
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人： 松勳 MINEMATSU, ISAO , 藤本徹哉 FUJIMOTO, TETSUYA , 石橋孝一郎 ISHIBASHI, KOICHIRO
IPC分类号： G05F , H01L
CPC分类号： G06F1/3203
摘要：本發明係提供一種抑止消耗電力之半導體裝置，在半導體晶片(11)內設計與主CPU(12)相比處理能力低且消耗電力效率高的副CPU(13)，藉由該副CPU(13)控制系統動作時的電力。
简体摘要：本发明系提供一种抑止消耗电力之半导体设备，在半导体芯片(11)内设计与主CPU(12)相比处理能力低且消耗电力效率高的副CPU(13)，借由该副CPU(13)控制系统动作时的电力。

56. 发明专利

TW200425143A 半導體記憶裝置 SEMICONDUCTOR MEMORY APPARATUS 审中-公开
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY APPARATUS
公开(公告)号：TW200425143A
公开(公告)日：2004-11-16
申请号：TW093104302
申请日：2004-02-20
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：市橋基 ICHIHASHI, MOTOI , 伊藤寧夫 ITOH, YASUO , 石橋孝一郎 ISHIBASHI, KOICHIRO
IPC分类号： G11C
CPC分类号： H01L27/10888 , G11C11/405 , H01L27/0207 , H01L27/108 , H01L27/10894
摘要：具備在寫入位元線(write bit line)WBL與電荷蓄積節點(charge storage node)3間插入源極(source)．汲極(drain)間的電流通路，閘極(gate)為由連接寫入字元線(write word line)WWL之P通道電晶體(P channel transistor)形成之寫入電晶體(write transistor)1；和在讀出源線路(read source line)VSR一端連接源極(source)．汲極(drain)間的電流通路，閘極(gate)為由連接電荷蓄積節點(charge storage node)3之N通道電晶體(N channel transistor)形成之電荷蓄積電晶體(change storage transistor)2；和插入電荷蓄積電晶體()2的源極．汲極間之電流通路的他端與讀出位元線(read bit line)RBL間的源極．汲極的電流通路，閘極為被連接讀出字元線(read word line)RWL之讀出電晶體(read transistor)5。
简体摘要：具备在写入比特线(write bit line)WBL与电荷蓄积节点(charge storage node)3间插入源极(source)．汲极(drain)间的电流通路，闸极(gate)为由连接写入字符线(write word line)WWL之P信道晶体管(P channel transistor)形成之写入晶体管(write transistor)1；和在读出源线路(read source line)VSR一端连接源极(source)．汲极(drain)间的电流通路，闸极(gate)为由连接电荷蓄积节点(charge storage node)3之N信道晶体管(N channel transistor)形成之电荷蓄积晶体管(change storage transistor)2；和插入电荷蓄积晶体管()2的源极．汲极间之电流通路的他端与读出比特线(read bit line)RBL间的源极．汲极的电流通路，闸极为被连接读出字符线(read word line)RWL之读出晶体管(read transistor)5。

57. 发明专利

TW200534333A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW200534333A
公开(公告)日：2005-10-16
申请号：TW094105650
申请日：2005-02-24
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：小池淳一 KOIKE, JUNICHI , 和田真 WADA, MAKOTO , 高橋新吾 TAKAHASHI, SHINGO , 清水紀嘉 SHIMIZU, NORIYOSHI , 柴田英毅 SHIBATA, HIDEKI , 西川哲 NISHIKAWA, SATOSHI , 臼井孝公 USUI, TAKAMASA , 那須勇人 NASU, HAYATO , 吉丸正樹 YOSHIMARU, MASAKI
IPC分类号： H01L
CPC分类号： H01L21/76844 , H01L21/76831 , H01L21/76849 , H01L21/76855 , H01L21/76856 , H01L21/76867 , H01L21/76873 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要：本發明之半導體裝置係在半導體基板配設包含開口部42之層間絕緣膜41。在開口部42內埋入以Cu為主成分之配線本體層46。在開口部42內，在層間絕緣膜41與配線本體層46間介設阻擋膜44。阻擋膜44係以特定之金屬元素與層間絕緣膜41之構成元素之化合物為主成分。
简体摘要：本发明之半导体设备系在半导体基板配设包含开口部42之层间绝缘膜41。在开口部42内埋入以Cu为主成分之配线本体层46。在开口部42内，在层间绝缘膜41与配线本体层46间介设阻挡膜44。阻挡膜44系以特定之金属元素与层间绝缘膜41之构成元素之化合物为主成分。

58. 发明专利

TWI236092B 無電解電鍍方法、埋入之配線及其形成方法 ELECTROLESS PLATING PROCESS, AND EMBEDDED WIRE AND FORMING PROCESS THEREOF 失效
简体标题：无电解电镀方法、埋入之配线及其形成方法 ELECTROLESS PLATING PROCESS, AND EMBEDDED WIRE AND FORMING PROCESS THEREOF
公开(公告)号：TWI236092B
公开(公告)日：2005-07-11
申请号：TW091119970
申请日：2002-09-02
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：新宮原正三 SHINGUBARA, SHOSO , 高萩隆行 TAKAHAGI, TAKAYUKI , 上弘之 SAKAUE, HIROYUKI
IPC分类号： H01L
CPC分类号： H01L21/76846 , H01L21/288 , H01L21/76856 , H01L21/76873 , H01L21/76874 , H01L2221/1089
摘要：一種無電解電鍍銅之方法，其包含下列步驟：製備一基板；在該基板上形成一含有高熔點金屬之金屬氮化物層，該金屬氮化物層於其頂部表面附近具有一穩定化之氮化物層，該穩定化之氮化物層具有氮原子超過氧原子之組成比例，其約為0.4或0.4以上；將該基板浸入一含有銅之電鍍溶液，以便藉由銅取代該金屬氮化物層中所含之高熔點金屬，藉此，在該金屬氮化物層上形成一無電解銅電鍍層。
简体摘要：一种无电解电镀铜之方法，其包含下列步骤：制备一基板；在该基板上形成一含有高熔点金属之金属氮化物层，该金属氮化物层于其顶部表面附近具有一稳定化之氮化物层，该稳定化之氮化物层具有氮原子超过氧原子之组成比例，其约为0.4或0.4以上；将该基板浸入一含有铜之电镀溶液，以便借由铜取代该金属氮化物层中所含之高熔点金属，借此，在该金属氮化物层上形成一无电解铜电镀层。

59. 发明专利

TWI223368B 半導體特性評估裝置 SEMICONDUCTOR CHARACTERISTIC EVALUATION APPARATUS 有权
简体标题：半导体特性评估设备 SEMICONDUCTOR CHARACTERISTIC EVALUATION APPARATUS
公开(公告)号：TWI223368B
公开(公告)日：2004-11-01
申请号：TW092116807
申请日：2003-06-20
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：大川真一 SHIN-ICHI OHKAWA , 青木正和 MASAKAZU AOKI
IPC分类号： H01L
CPC分类号： G11C29/50008 , G01R31/2884 , G01R31/30 , G11C2029/5002
摘要：在一晶片上以一格子狀被安排的一基本測量單元上，一電阻測量電路、一電容測量電路、一n-型MOS電晶體測量電路、一p-型MOS電晶體測量電路、及一環形振盪器測量電路係藉由數十個圖案而固定。藉由數十個圖案被設置的每個測量電路被連接至一測量匯流排以便根據被測物件構成一測量匯流排網。具有一測量端子墊之測量匯流排網連接的切換適當地藉由自X、Y位址解碼器被輸出至X、Y位址選擇信號線的X、Y位址選擇信號而被電性控制。
简体摘要：在一芯片上以一格子状被安排的一基本测量单元上，一电阻测量电路、一电容测量电路、一n-型MOS晶体管测量电路、一p-型MOS晶体管测量电路、及一环形振荡器测量电路系借由数十个图案而固定。借由数十个图案被设置的每个测量电路被连接至一测量总线以便根据被测对象构成一测量总线网。具有一测量端子垫之测量总线网连接的切换适当地借由自X、Y位址译码器被输出至X、Y位址选择信号线的X、Y位址选择信号而被电性控制。

60. 发明专利

TW582120B 多層接線裝置,接線方法及接線特徵分析預測方法有权
简体标题：多层接线设备,接线方法及接线特征分析预测方法
公开(公告)号：TW582120B
公开(公告)日：2004-04-01
申请号：TW092103558
申请日：2003-02-20
申请人：半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER
发明人：增田弘生
IPC分类号： H01L
CPC分类号： H01L23/5222 , H01L23/5227 , H01L23/5286 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要：本案提供一種多層接線裝置，包括數個接線層，各接線層包括數個間距配置於相同方向之接線，且係互相疊層的，以使相鄰接線層的接線的間距配置方向相互交叉。此裝置另包括數個接點部，其使此數個接線互相連接，以使相互不同的第一與第二電位供應至此數個接線層的相鄰接線。
简体摘要：本案提供一种多层接线设备，包括数个接线层，各接线层包括数个间距配置于相同方向之接线，且系互相叠层的，以使相邻接线层的接线的间距配置方向相互交叉。此设备另包括数个接点部，其使此数个接线互相连接，以使相互不同的第一与第二电位供应至此数个接线层的相邻接线。

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