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41. 发明授权

EP2454815B1 FREQUENCY DIVIDER WITH A CONFIGURABLE DIVIDING RATIO 有权
标题翻译：分频器可配置TEILUNGSVERHAELTNIS
公开(公告)号：EP2454815B1
公开(公告)日：2016-10-26
申请号：EP10735140.5
申请日：2010-07-15
申请人： Qualcomm Incorporated
发明人： QIAO, Dongjiang , BOSSU, Frederic
IPC分类号： H03K21/00 , H03K23/40 , H03L7/18
CPC分类号： H03K23/40 , H03K21/00

42. 发明公开

EP0635944A1 Frequency divider 失效
标题翻译： Frequenzteiler。
公开(公告)号：EP0635944A1
公开(公告)日：1995-01-25
申请号：EP94111492.8
申请日：1994-07-22
申请人： MITSUBISHI DENKI KABUSHIKI KAISHA
发明人： Shimada, Masaaki, c/o Mitsubishi Denki K. K.
IPC分类号： H03K23/40
CPC分类号： H03K23/40
摘要： A frequency divider comprises a transmission gate (T1) having input and output terminals and a gate terminal to which a single-phase clock signal (CLK) is applied to turn on or off the transmission gate (T1); an element (S1) having an input terminal connected to the output terminal of the transmission gate (T1), and performing inversion, delay, and amplification of a signal input to the input terminal and outputting the signal to the input terminal of the transmission gate (T1); and an output terminal (OUT) connected to the output terminal of the element (S1) having functions of inversion, delay, and amplification and to the input terminal of the transmission gate (T1), and outputting a signal having a frequency equal to 1/n (n = integer) of the frequency of the clock signal. Since the frequency divider comprises one transmission gate (T1) and one element (S1) having functions of inversion, delay, and amplification, the delay time of the critical path required for inverting the produced frequency-divided signal is reduced, so that accurate frequency division is performed with high-speed clock. Further, accurate frequency division is achieved with a single-phase clock signal.
摘要翻译：分频器包括具有输入和输出端的传输门（T1）和施加单相时钟信号（CLK）的栅极端子，用于导通或关闭传输门（T1）; 具有连接到所述传输门（T1）的输出端的输入端的元件（S1），并且对输入到所述输入端的信号执行反转，延迟和放大，并将该信号输出到所述传输门的输入端（T1）; 以及连接到具有反相，延迟和放大功能的元件（S1）的输出端子和输出端（T1）的输入端子的输出端子（OUT），并输出频率等于1的信号 / n（n =整数）时钟信号的频率。由于分频器包括一个传输门（T1）和一个具有反相，延迟和放大功能的元件（S1），因此降低了产生的分频信号反相所需的关键路径的延迟时间，从而精确的频率高速时钟进行分频。此外，利用单相时钟信号实现精确的分频。

43. 发明公开

EP0617514A2 Zähler- und/oder Teileranordnung 失效
标题翻译： Zähler-und / oder Teileranordnung。
公开(公告)号：EP0617514A2
公开(公告)日：1994-09-28
申请号：EP94200711.3
申请日：1994-03-18
申请人： Philips Patentverwaltung GmbH , Philips Electronics N.V.
发明人： Suwald, Thomas, c/o Philips Patentverwaltung GmbH
IPC分类号： H03K23/50
CPC分类号： H03K23/40
摘要： Eine Zähler- und/oder Teileranordnung mit wenigstens zwei Teilzählerschaltungen, von denen jede eine Gesamtanzahl bezüglich ihrer Datenein- und -Ausgänge in Kettenschaltung angeordneter Flipflops umfaßt, wobei allen Teilzählerschaltungen ein gesames Taktsignal zugeführt wird, und mit wenigstens einem Verknüpfungsglied ermöglicht eine Darstellung beliebiger Zählvorgänge oder Teilerverhältnisse mit geringem Schaltungsaufwand bei an Schaltstörungen armem Betrieb dadurch, daß in jedem Verknüpfungsglied Signale vom Datenausgang je eines der Flipflops wenigstens eines Teils der Teilzählerschaltungen gemäß einer Und-Funktion zu einem zugehörigen resultierenden Signal verknüpft werden und jedes der resultierenden Signale wenigstens einer der Teilzählerschaltungen als Rücksetzsignal zum Überführen der Teilzählerschaltung in einen Grundzustand zugeleitet wird, wobei aus wenigstens einem der resultierenden Signale ein Ausgangssignal gebildet wird, das Produkt der Gesamtanzahlen der Flipflops aller Teilzählerschaltungen größer oder gleich einem vorgegebenen Zählmaximum bzw. Teilerverhältnis gewählt ist und die Gesamtanzahlen derart bestimmt sind, daß sie keine gemeinsamen Primfaktoren aufweisen, und wobei die mit den Verknüpfungsgliedern verbundenen Datenausgänge der Flipflops der Teilzählerschaltungen derart ausgewählt sind, daß das Ausgangssignal das vorgegebene Zählmaximum bzw. Teilerverhältnis aufweist.
摘要翻译：一种具有至少两个部分计数器电路的计数器和/或分频器装置，每个部件计数器电路各自包括相对于它们的数据输入和输出而布置在级联电路中的触发器总数，所有部分计数器电路被提供有公共时钟信号，并具有至少一个逻辑元件，由于在每个逻辑元件中来自数据的信号，所以提供具有很小电路复杂度的任意计数处理或分频比的表示以及具有很少开关干扰的操作在每种情况下，至少一些部分计数器电路的触发器中的一个的输出被组合以根据AND功能形成相关联的合成信号，并且将所得到的每个信号提供给部分计数器电路中的至少一个，计数器电路作为用于将部分计数器电路切换到基本状态的复位信号，由至少一个所得到的信号形成的输出信号，总计n的乘积选择所有部分计数器电路的触发器的数量大于或等于预定的计数最大值或除法器比率，并且总数以不具有任何共同素数的方式确定，并且数据输出连接到逻辑元件的部分计数器电路的翻转触发器以使得输出信号呈现预定计数最大值或除法器比例的方式被选择。

44. 发明授权

EP0222648B1 Porte logique à coincidence, triplet de portes logiques, et circuit logique séquentiel mettant en oeuvre cette porte logique 失效
标题翻译：用逻辑门和逻辑门实现的逻辑门，逻辑门
公开(公告)号：EP0222648B1
公开(公告)日：1990-03-21
申请号：EP86402287.6
申请日：1986-10-14
申请人： THOMSON-CSF
发明人： Pham, Ngu Tung
IPC分类号： H03K19/094 , H03K19/21 , H03K23/66 , H03K23/40
CPC分类号： H03K19/0952 , H03K19/217 , H03K23/40 , H03K23/667

45. 发明申请

US20170019100A1 DRIVING SIGNAL CONTROL CIRCUIT AND DRIVING APPARATUS 有权
标题翻译：驱动信号控制电路和驱动装置
公开(公告)号：US20170019100A1
公开(公告)日：2017-01-19
申请号：US14973442
申请日：2015-12-17
申请人： SK hynix Inc.
发明人： Man Keun KANG , Saeng Hwan KIM
IPC分类号： H03K17/687 , H03K5/13 , G11C7/06 , H03K23/40
CPC分类号： G11C7/06 , G11C7/065 , G11C7/08 , G11C8/12 , G11C11/408 , G11C11/4091 , H03K5/133 , H03K23/40 , H03K2005/00019
摘要： A driving signal control circuit includes a discharge circuit, a counter circuit, and a control circuit. The discharge circuit is configured to compare a monitored voltage and a reference voltage, and generate a discharge signal. The monitored voltage is proportional to a core voltage. The counter circuit is configured to perform an up/down count operation according to the discharge signal, and generate a count signal. The control circuit is configured to generate a driving signal which has an enable period proportional to the count signal.
摘要翻译：驱动信号控制电路包括放电电路，计数器电路和控制电路。放电电路被配置为比较监视的电压和参考电压，并产生放电信号。监测电压与核心电压成比例。计数器电路被配置为根据放电信号执行向上/向下计数操作，并且生成计数信号。控制电路被配置为产生具有与计数信号成比例的使能周期的驱动信号。

46. 发明授权

US09455717B2 Digital counter comprising reduced transition density 有权
标题翻译：数字计数器包括降低的转换密度
公开(公告)号：US09455717B2
公开(公告)日：2016-09-27
申请号：US14453689
申请日：2014-08-07
申请人： Dialog Semiconductor GmbH
发明人： Nir Dahan
IPC分类号： H03K23/00 , H03K23/54 , H03K23/58 , H03K23/40 , H03K23/50
CPC分类号： H03K23/005 , H03K23/40 , H03K23/50 , H03K23/542 , H03K23/588
摘要： The present document relates to a digital counter providing counting information comprising at least a first and a second counting module, said counting modules being serially coupled forming a counting module chain; each counting module comprising at least a first and a second digital storage cell, each counting module providing module counting information comprising a width of at least two bits; the counting modules being adapted to change only one bit of said module counting information between two successive counting states; wherein the counting modules are coupled such that the start of counting of the second counting module is triggered by the first counting module if said first counting module once has passed through its possible counting states.
摘要翻译：本文件涉及提供计数信息的数字计数器，该计数信息至少包括第一和第二计数模块，所述计数模块串联耦合，形成计数模块链; 每个计数模块至少包括第一和第二数字存储单元，每个计数模块提供包括至少两个比特的宽度的模块计数信息; 所述计数模块适于在两个连续计数状态之间仅改变所述模块计数信息的一位; 其中所述计数模块被耦合，使得如果所述第一计数模块一旦已经通过其可能的计数状态，则由所述第一计数模块触发所述第二计数模块的开始计数。

47. 发明授权

US09385715B2 Multi-threshold flash NCL logic circuitry with flash reset 有权
标题翻译：多阈值闪存NCL逻辑电路，具有闪存复位功能
公开(公告)号：US09385715B2
公开(公告)日：2016-07-05
申请号：US14703483
申请日：2015-05-04
申请人： Wave Semiconductor, Inc.
发明人： Gajendra Prasad Singh
IPC分类号： H03K19/00 , H03K19/094 , H03K19/23 , H03K23/40 , H03K23/58 , H03K19/096
CPC分类号： H03K19/0013 , H03K19/094 , H03K19/09425 , H03K19/096 , H03K19/23 , H03K23/40 , H03K23/58
摘要： Multi-threshold flash Null Convention Logic (NCL) includes one or more high threshold voltage transistors within a flash NCL gate to reduce power consumption due to current leakage by transistors of the NCL gate. High-threshold voltage transistors may be added and/or may be used in place of one or more lower voltage threshold transistors of the NCL gate. A high-Vt device is included in the pull-up path to reduce power when the flash NCL logic gate is in the null state.
摘要翻译：多阈值闪存Null Convention Logic（NCL）在闪存NCL门内包括一个或多个高阈值电压晶体管，以减少由NCL门晶体管的电流泄漏引起的功耗。可以添加高阈值电压晶体管和/或可以代替NCL门的一个或多个低电压阈值晶体管。上拉路径中包含高Vt器件，以在闪存NCL逻辑门处于空状态时降低功耗。

48. 发明申请

US20160126938A1 LATCH AND FREQUENCY DIVIDER 有权
标题翻译：锁扣和分频器
公开(公告)号：US20160126938A1
公开(公告)日：2016-05-05
申请号：US14673710
申请日：2015-03-30
申请人： Spreadtrum Communications (Shanghai) Co., Ltd.
发明人： Yiqiang Wu
IPC分类号： H03K3/356 , H03K5/04 , H03K3/012
CPC分类号： H03K5/04 , H03K3/356139 , H03K3/356191 , H03K23/40
摘要： A latch and a frequency divider are provided. The latch includes: a first logic unit coupled between a power supply and a ground wire, wherein the first logic unit comprises a first control terminal, a first input terminal and a first output terminal; a second logic unit having a structure symmetrical to that of the first logic unit, wherein the second logic unit comprises a second control terminal, a second input terminal and a second output terminal; and a feedforward control unit adapted for cutting off a current path in the first logic unit or the second logic unit based on signals inputted into the first input terminal and the second input terminal. Power consumption of the latch can be reduced in both static working condition and dynamic working condition.
摘要翻译：提供锁存器和分频器。锁存器包括：耦合在电源和接地线之间的第一逻辑单元，其中第一逻辑单元包括第一控制端，第一输入端和第一输出端; 第二逻辑单元，其具有与第一逻辑单元的结构对称的结构，其中第二逻辑单元包括第二控制端，第二输入端和第二输出端; 以及前馈控制单元，其适于基于输入到第一输入端子和第二输入端子的信号来切断第一逻辑单元或第二逻辑单元中的电流路径。在静态工作状态和动态工作条件下，可以减小闩锁的功耗。

49. 发明申请

US20160043725A1 DOUBLE DATA RATE COUNTER, AND ANALOG-TO-DIGITAL CONVERTER AND CMOS IMAGE SENSOR USING THE SAME 有权
标题翻译：双数据速率计数器和模拟数字转换器和使用该数字转换器的CMOS图像传感器
公开(公告)号：US20160043725A1
公开(公告)日：2016-02-11
申请号：US14559443
申请日：2014-12-03
申请人： SK hynix Inc.
发明人： Sung-Jin LEE , Won-Seok HWANG
IPC分类号： H03K21/02 , H04N5/3745 , H03M1/34 , H04N5/378 , H03K23/40 , H03M1/00
CPC分类号： H03K21/026 , H03K23/40 , H03M1/123 , H03M1/56 , H04N5/378
摘要： A Double Data Rate (DDR) counter includes an input clock control portion suitable for generating a first clock corresponding to a state of a input clock based on a counter enable signal, and an LSB control portion suitable for holding a least significant bit based on the counter enable signal and successively performing a counting operation on the first clock in multiple sections.
摘要翻译：双数据速率（DDR）计数器包括一个输入时钟控制部分，其适合于基于计数器使能信号产生与输入时钟的状态相对应的第一时钟，以及一个LSB控制部分，其适合于基于计数器使能信号，并且在多个部分中对第一时钟连续执行计数操作。

50. 发明申请

US20150207511A1 Digital Counter Comprising Reduced Transition Density 有权
标题翻译：数字计数器包括减少的转换密度
公开(公告)号：US20150207511A1
公开(公告)日：2015-07-23
申请号：US14453689
申请日：2014-08-07
申请人： Dialog Semiconductor GmbH
发明人： Nir Dahan
IPC分类号： H03K23/00
CPC分类号： H03K23/005 , H03K23/40 , H03K23/50 , H03K23/542 , H03K23/588
摘要： The present document relates to a digital counter providing counting information comprising at least a first and a second counting module, said counting modules being serially coupled forming a counting module chain; each counting module comprising at least a first and a second digital storage cell, each counting module providing module counting information comprising a width of at least two bits; the counting modules being adapted to change only one bit of said module counting information between two successive counting states; wherein the counting modules are coupled such that the start of counting of the second counting module is triggered by the first counting module if said first counting module once has passed through its possible counting states.
摘要翻译：本文件涉及提供计数信息的数字计数器，该计数信息至少包括第一和第二计数模块，所述计数模块串联耦合，形成计数模块链; 每个计数模块至少包括第一和第二数字存储单元，每个计数模块提供包括至少两个比特的宽度的模块计数信息; 所述计数模块适于在两个连续计数状态之间仅改变所述模块计数信息的一位; 其中所述计数模块被耦合，使得如果所述第一计数模块一旦已经通过其可能的计数状态，则由所述第一计数模块触发所述第二计数模块的开始计数。

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