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41. 发明专利

GB2512725A Fusible instructions and logic to provide or-test and and-test functionality using multiple test sources 未知
公开(公告)号：GB2512725A
公开(公告)日：2014-10-08
申请号：GB201402853
申请日：2014-02-18
申请人： INTEL CORP
发明人： VALENTINE ROBERT , LOKTYUKHIN MAXIM , HORN JULIAN C , CHARNEY MARK J
IPC分类号： G06F9/38 , G06F9/30
摘要： Instruction queue 1511 by a fetch stage specifies test instructions TEST2, e.g. AND test or OR-test, and jump-condition-code JCC. TEST 2 fuses a logical AND or OR operation type acting on a first and second source data operand with prior art test instruction for comparing the results of the logical operation against a mask in a third data operand. An execution stage responsive to a decode stage performs the logical operation between first and second operands (where AND or OR tests whether the bits in either source are zero or one, respectively) and compares the results to the mask to set a condition flag CC. Conditional branching JCC, e.g. branching to a slower generic code sequence, is executed depending on the flag. TEST2 and JCC can be fused for execution as a single micro instruction 1526. Performance for frequently executed type testing instruction idioms generated by just-in-time (JIT) compilers is improved.

42. 发明专利

GB2502936A Vector friendly instruction format and execution thereof 未知
公开(公告)号：GB2502936A
公开(公告)日：2013-12-11
申请号：GB201317902
申请日：2011-09-30
申请人： INTEL CORP
发明人： VALENTINE ROBERT , ADRIAN JESUS CORBAL SAN , SANS ROGER ESPASA , CAVIN ROBERT D , TOLL BRET L , DURAN SANTIAGO GALAN , WIEDEMEIER JEFFREY , SAMUDRALA SRIDHAR , GIRKAR MILIND BABURAO , GROCHOWSKI EDWARD THOMAS , HALL JONATHAN CANNON , BRADFORD DENNIS R , OULD-AHMED-VALL ELMOUSTAPHA , ABEL JAMES C , CHARNEY MARK J , ABRAHAM SETH , SAIR SULEYMAN , FORSYTH ANDREW THOMAS , YOUNT CHARLES , WU LISA K
IPC分类号： G06F15/80 , G06F9/30
摘要： A vector friendly instruction format and execution thereof. According to one embodiment of the invention, a processor is configured to execute an instruction set. The instruction set includes a vector friendly instruction format. The vector friendly instruction format has a plurality of fields including a base operation field, a modifier field, an augmentation operation field, and a data element width field, wherein the first instruction format supports different versions of base operations and different augmentation operations through placement of different values in the base operation field, the modifier field, the alpha field, the beta field, and the data element width field, and wherein only one of the different values may be placed in each of the base operation field, the modifier field, the alpha field, the beta field, and the data element width field on each occurrence of an instruction in the first instruction format in instruction streams.

43. 发明专利

DE102018006736A1 Einrichtung und Verfahren zum Durchführen von Transformationen von gepackten komplexen Daten mit echten und imaginären Komponenten 未知
公开(公告)号：DE102018006736A1
公开(公告)日：2019-04-04
申请号：DE102018006736
申请日：2018-08-24
申请人： INTEL CORP
发明人： VALENTINE ROBERT , CHARNEY MARK J , CORBAL JESUS , MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA , YANG BINWEI
IPC分类号： G06F9/38
摘要： Eine Einrichtung und ein Verfahren zum Durchführen einer Transformation bei komplexen Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten echten und imaginären Datenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten echten und imaginären Datenelementen; ein drittes Quellregister zum Speichern einer dritten Vielzahl von gepackten echten und imaginären Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Befehls, die Ausführungsschaltung umfassend: eine Multipliziererschaltung zum Auswählen von echten und imaginären Datenelementen in den ersten und zweiten Quellregistern, um basierend auf einem unmittelbaren Element des ersten Befehls zu multiplizieren, wobei die Multipliziererschaltung erste gepackte Datenelemente aus dem ersten Quellregister mit zweiten gepackten Datenelementen aus dem zweiten Quellregister gemäß dem unmittelbaren Element multipliziert, um eine Vielzahl von echten und imaginären Produkten zu erzeugen, eine Addiererschaltung zum Auswählen von echten und imaginären Datenelementen in dem dritten Quellregister basierend auf dem unmittelbaren Element, wobei die Addiererschaltung ausgewählte echte und imaginäre Werte von den echten und imaginären Produkten addiert und subtrahiert, um erste echte und imaginäre Ergebnisse zu erzeugen; eine Skalierungs-, Rundungs- und/oder Sättigungsschaltung zum Skalieren, Runden und/oder Sättigen der ersten echten und imaginären Ergebnisse, um echte und imaginäre Enddatenelemente zu erzeugen; und ein Zielregister zum Speichern der echten und imaginären Enddatenelemente in vorgegebenen Datenelementpositionen.

44. 发明专利

DE102018006710A1 Einrichtung und Verfahren zur Durchführung von Multiplikationen mit Addition-Substraktion von reellen Komponenten 未知
公开(公告)号：DE102018006710A1
公开(公告)日：2019-04-04
申请号：DE102018006710
申请日：2018-08-24
申请人： INTEL CORP
发明人： VALENTINE ROBERT , CHARNEY MARK J , CORBAL JESUS , MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA , YANG BINWEI
IPC分类号： G06F7/44
摘要： Einrichtung und Verfahren zum Durchführen einer Transformation an komplexen Daten. Beispielsweise umfasst eine Ausführungsform eines Prozessors: eine Multipliziererschaltung, um gepackte reelle N-Bit-Datenelemente im ersten Quellregister mit gepackten reellen M-Bit-Datenelementen im zweiten Quellregister zu multiplizieren und gepackte imaginäre N-Bit-Datenelemente im ersten Quellregister mit gepackten imaginären M-Bit-Datenelementen im zweiten Quellregister zu multiplizieren, um wenigstens vier reelle Produkte zu erzeugen, eine Addiererschaltung, um ein erstes ausgewähltes reelles Produkt von einem zweiten ausgewählten reellen Produkt zu subtrahieren, um ein erstes temporäres Ergebnis zu erzeugen, und ein drittes ausgewähltes reelles Produkt von einem vierten ausgewählten reellen Produkt zu subtrahieren, um ein zweites temporäres Ergebnis zu erzeugen, wobei die Addiererschaltung das erste temporäre Ergebnis zu einem ersten gepackten N-Bit-Datenelement aus dem dritten Quellregister addiert, um ein erstes vorskaliertes Ergebnis zu erzeugen, das erste temporäre Ergebnis von dem ersten gepackten N-Bit-Datenelement subtrahiert, um ein zweites vorskaliertes Ergebnis zu erzeugen, das zweite temporäre Ergebnis zu einem zweiten gepackten N-Bit-Datenelement aus dem dritten Quellregister addiert, um ein drittes vorskaliertes Ergebnis zu erzeugen, und das zweite temporäre Ergebnis von dem zweiten gepackten N-Bit-Datenelement subtrahiert, um ein viertes vorskaliertes Ergebnis zu erzeugen; eine Skalierungsschaltung, um das erste, zweite, dritte und vierte vorskalierte Ergebnis auf eine angegebene Bitbreite zu skalieren, um ein erstes, zweites, drittes und viertes Endergebnis zu erzeugen; und ein Zielregister, um das erste, zweite, dritte und vierte Endergebnis an angegebenen Datenelementorten zu speichern.

45. 发明专利

DE102018005976A1 SYSTEME, VORRICHTUNGEN UND VERFAHREN ZUR MULTIPLIKATION UND AKKUMULATION VON VEKTORGEPACKTEN VORZEICHENBEHAFTETEN WERTEN 未知
公开(公告)号：DE102018005976A1
公开(公告)日：2019-04-04
申请号：DE102018005976
申请日：2018-07-27
申请人： INTEL CORP
发明人： MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA , VALENTINE ROBERT , CORBAL JESUS , CHARNEY MARK J
IPC分类号： G06F9/38
摘要： Ausführungsformen von Systemen, Vorrichtungen und Verfahren zur Multiplikation und Akkumulation von vorzeichenbehafteten Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt die Ausführungsschaltung einen decodierten Befehl aus, um ausgewählte vorzeichenbehaftete Datenwerte aus einer Mehrzahl von Positionen von gepackten Datenelementen in einem ersten und einem zweiten Quelloperanden für gepackte Daten zu multiplizieren, um eine Mehrzahl erster vorzeichenbehafteter Ergebniswerte zu erzeugen, die Mehrzahl erster vorzeichenbehafteter Ergebniswerte zu summieren, um einen oder mehrere zweite vorzeichenbehaftete Ergebniswerte erzeugen, den einen oder die mehreren vorzeichenbehafteten Ergebniswerte mit einem oder mehreren Datenwerten von einem Zieloperanden zu akkumulieren, um einen oder mehrere dritte vorzeichenbehafteter Ergebniswerte zu erzeugen, und den einen oder die mehreren vorzeichenbehafteten Ergebniswerte in einer oder mehreren Positionen für gepackte Datenelemente im Zieloperanden zu speichern.

46. 发明专利

DE102018005908A1 Einrichtung und Verfahren zur Multiplikation und Akkumulation von komplexen und reellen gepackten Datenelementen 未知
公开(公告)号：DE102018005908A1
公开(公告)日：2019-04-04
申请号：DE102018005908
申请日：2018-07-26
申请人： INTEL CORP
发明人： MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA , CORBAL JESUS , VALENTINE ROBERT , CHARNEY MARK J , YANG BINWEI
IPC分类号： G06F9/30
摘要： Eine Einrichtung und ein Verfahren zum Multiplizieren von gepackten reellen und imaginären Komponenten von komplexen Zahlen. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten reellen und imaginären Datenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten reellen und imaginären Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Befehls, die Ausführungsschaltung umfassend: eine Multipliziererschaltung zum Auswählen von reellen und imaginären Datenelementen im ersten Quellregister und zweiten Quellregister zum Multiplizieren, wobei die Multipliziererschaltung jedes ausgewählte imaginäre Datenelement im ersten Quellregister mit einem ausgewählten reellen Datenelement im zweiten Quellregister multipliziert, und zum Multiplizieren jedes ausgewählten reellen Datenelements im ersten Quellregister mit einem ausgewählten imaginären Datenelement im zweiten Quellregister zum Erzeugen einer Vielzahl von imaginären Produkten, eine Addiererschaltung zum Addieren eines ersten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines ersten temporären Ergebnisses und zum Addieren eines zweiten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines zweiten temporären Ergebnisses; eine Akkumulationsschaltung zum Kombinieren des ersten temporären Ergebnisses mit ersten Daten aus einem Zielregister zum Erzeugen eines ersten Endergebnisses und zum Kombinieren des zweiten temporären Ergebnisses mit zweiten Daten aus dem Zielregister zum Erzeugen eines zweiten Endergebnisses und zum Speichern des ersten Endergebnisses und des zweiten Endergebnisses zurück in das Zielregister.

47. 发明专利

SG11201704324VA METHOD AND APPARATUS FOR PERFORMING A VECTOR BIT GATHER 未知
公开(公告)号：SG11201704324VA
公开(公告)日：2017-07-28
申请号：SG11201704324V
申请日：2015-11-25
申请人： INTEL CORP
发明人： OULD-AHMED-VALL ELMOUSTAPHA , VALENTINE ROBERT , CORBAL JESUS , CHARNEY MARK J , SOLE GUILLEM , ESPASA ROGER
IPC分类号： G06F9/30
摘要： Apparatus, method, and system for performing a vector bit gather are describe herein. One embodiment of a processor includes: a first vector register storing one or more source data elements, a second vector register storing one or more control elements, and a vector bit gather logic. Each of the control elements includes a plurality of bit fields, each of which is associated with a plurality of corresponding bit positions in a destination vector register and is to identify a bit from the one or more corresponding source data element to be copied to each of the plurality of corresponding bit positions. The vector bit shuffle logic is to read the bit fields from the second vector register and, for each bit field, to identify a bit from the source data elements and responsively copy it to each of the plurality of corresponding bit positions in the destination vector register.

48. 发明专利

GB2512726B Methods and apparatus for fusing instructions to provide or-test and and-test functionality on multiple test sources 未知
公开(公告)号：GB2512726B
公开(公告)日：2016-02-10
申请号：GB201402906
申请日：2014-02-19
申请人： INTEL CORP
发明人： LOKTYUKHIN MAXIM , VALENTINE ROBERT C , HORN JULIAN C , CHARNEY MARK J
IPC分类号： G06F9/30 , G06F9/38

49. 发明专利

DE112013003741T5 Systeme, Vorrichtungen und Verfahren zum Durchführen einer Konfliktdetektion unf einer Übertragung von Inhalten eines Registers an Datenelementpositionen eines anderen Registers 未知
公开(公告)号：DE112013003741T5
公开(公告)日：2015-09-10
申请号：DE112013003741
申请日：2013-06-14
申请人： INTEL CORP
发明人： HUGHES CHRISTOPHER J , CHARNEY MARK J , TOLL BRET L , CORBAL JESUS , GIRKAR MILIND B , VALENTINE ROBERT , OULDAHMED-VALL ELMOUSTAPHA
IPC分类号： G06F9/30 , G06F12/02
摘要： Systeme, Vorrichtungen und Verfahren zum Durchführen einer Datenübertragung in einem Computerprozessor als Antwort auf einen in einen einzigen Vektor gepackten Übertragungsbefehl, der einen Quellenschreibmaskenoperanden, einen Zielvektor-Registeroperanden und einen Opcode umfasst. In manchen Ausführungsformen werden die Daten des Quellenschreibmaskenregisters vor dem Übertragen nullextendiert.

50. 发明专利

DE112013005416T5 Verfahren, Vorrichtungen, Befehle und Logik zum Bereitstellen von Vektoradressenkonflikt-Detektionsfunktionalität 未知
公开(公告)号：DE112013005416T5
公开(公告)日：2015-07-30
申请号：DE112013005416
申请日：2013-06-30
申请人： INTEL CORP
发明人： TOLL BRET L , GIRKAR MILIND B , HUGHES CHRISTOPHER , OULD-AHMED-VALL ELMOUSTAPHA , VALENTINE ROBERT , CORBAL JESUS , CHARNEY MARK J
IPC分类号： G06F9/38 , G06F9/30
摘要： Befehle und eine Logik stellen eine SIMD-Adressenkonflikt-Detektionsfunktionalität bereit. Einige Ausführungsformen umfassen Prozessoren mit einem Register mit einer variablen Anzahl von Datenfeldern, wobei jedes der Datenfelder einen Versatz für ein Datenelement in einem Speicher speichern soll. Ein Zielregister hat entsprechende Datenfelder, wobei jedes dieser Datenfelder eine variable zweite Anzahl von Bits speichern soll, um eine Konfliktmaske mit einem Maskenbit für jeden Versatz zu speichern. Als Antwort auf die Decodierung eines Vektorkonfliktbefehls vergleichen Ausführungseinheiten den Versatz in jedem Datenfeld mit jedem niedrigerwertigen Datenfeld, um zu bestimmen, ob sie einen übereinstimmenden Versatz tragen, und setzen in entsprechenden Konfliktmasken in dem Zielregister jegliche Maskenbits, die einem niedrigerwertigen Datenfeld entsprechen, das einen übereinstimmenden Versatz aufweist. Eine Vektoradressenkonfliktdetektion kann mit Elementen variabler Größe verwendet werden und zum Erzeugen von Konfliktmasken verwendet werden, um Abhängigkeiten in Sammeln-Modifizieren-Verteilen-SIMD-Operationen zu lösen.

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