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    • 45. 发明授权
      US07948824B2 Self reset clock buffer in memory devices 有权
    • Self reset clock buffer in memory devices
    • 存储器中的自复位时钟缓冲器
    • US07948824B2
    • 2011-05-24
    • US12792982
    • 2010-06-03
    • Changho Jung , Nan Chen , Zhiqin Chen
    • Changho Jung , Nan Chen , Zhiqin Chen
    • G11C8/00
    • G11C7/22 , G11C7/225 , H03K3/0372
    • A memory device includes a clock buffer circuit. The clock buffer circuit includes a cross-coupled logic circuit. The cross-coupled logic circuit has at least two logic gates in which an output of at least one of the logic gates is coupled to an input of at least one of the logic gates. The cross-coupled logic circuit is coupled to an input for accepting a clock signal. The memory device also includes a clock driver operable to generate a clock signal from the output of the cross-coupled logic circuit. A feedback loop from the clock signal to the cross-coupled logic circuit controls the cross-coupled logic circuit. A buffer circuit including a tri-state inverter is coupled to the clock signal to maintain the clock signal while avoiding contention with the clock generator. The memory device is enabled by a chip select signal.
    • 存储器件包括时钟缓冲电路。 时钟缓冲电路包括交叉耦合逻辑电路。 交叉耦合逻辑电路具有至少两个逻辑门，其中至少一个逻辑门的输出耦合到至少一个逻辑门的输入。 交叉耦合逻辑电路耦合到用于接受时钟信号的输入端。 该存储器件还包括一个可从交叉耦合逻辑电路的输出产生时钟信号的时钟驱动器。 从时钟信号到交叉耦合逻辑电路的反馈环路控制交叉耦合逻辑电路。 包括三态反相器的缓冲电路耦合到时钟信号以保持时钟信号，同时避免与时钟发生器的争用。 存储器件通过片选信号使能。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 46. 发明申请
      US20100142300A1 Semiconductor Memory Device And Methods Of Performing A Stress Test On The Semiconductor Memory Device 失效
    • Semiconductor Memory Device And Methods Of Performing A Stress Test On The Semiconductor Memory Device
    • 半导体存储器件和在半导体存储器件上进行应力测试的方法
    • US20100142300A1
    • 2010-06-10
    • US12330747
    • 2008-12-09
    • Nan Chen , ChangHo Jung , Zhiqin Chen
    • Nan Chen , ChangHo Jung , Zhiqin Chen
    • G11C29/00
    • G11C29/50 , G11C11/41 , G11C29/24 , G11C2029/1204
    • A semiconductor memory device and method of performing a stress test on a semiconductor memory device are provided. In an example, the semiconductor memory device includes a multiplexer arrangement configured to switch a timing signal that controls an internal timing of the semiconductor memory device from an internal signal to an external signal during a stress mode, and further includes one or more word lines of the semiconductor memory device receiving a stress voltage during the stress mode, a duration of the stress mode based upon the external signal. In another example, the semiconductor memory device includes one or more word lines configured to receive a stress voltage during a stress mode, and a precharge circuit configured to provide a precharge voltage to a bit line of the semiconductor memory device during the stress mode.
    • 提供一种在半导体存储器件上执行应力测试的半导体存储器件和方法。 在一个示例中，半导体存储器件包括复用器装置，其被配置为在应力模式期间将控制半导体存储器件的内部定时的定时信号从内部信号切换到外部信号，并且还包括一个或多个字线 在应力模式期间接收应力电压的半导体存储器件，基于外部信号的应力模式的持续时间。 在另一示例中，半导体存储器件包括被配置为在应力模式期间接收应力电压的一个或多个字线，以及被配置为在应力模式期间向半导体存储器件的位线提供预充电电压的预充电电路。
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