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41. 发明授权

US08250334B2 Providing metadata in a translation lookaside buffer (TLB) 有权
标题翻译：在翻译后备缓冲区（TLB）中提供元数据
公开(公告)号：US08250334B2
公开(公告)日：2012-08-21
申请号：US13098733
申请日：2011-05-02
申请人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
发明人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
IPC分类号： G06F12/10
CPC分类号： G06F12/1036 , G06F12/1009 , G06F12/1027 , G06F2212/681
摘要： In one embodiment, the present invention includes a translation lookaside buffer (TLB) to store entries each having a translation portion to store a virtual address (VA)-to-physical address (PA) translation and a second portion to store bits for a memory page associated with the VA-to-PA translation, where the bits indicate attributes of information in the memory page. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括翻译后备缓冲器（TLB），用于存储每个具有翻译部分以存储虚拟地址（VA）至物理地址（PA）转换）的条目，以及存储用于存储器的位的第二部分与VA到PA转换相关联的页面，其中位指示存储器页面中的信息的属性。描述和要求保护其他实施例。

42. 发明申请

US20120079342A1 Error Correcting Code Logic for Processor Caches That Uses a Common Set of Check Bits 有权
标题翻译：处理器高速缓存的错误校正代码逻辑使用通用的一组校验位
公开(公告)号：US20120079342A1
公开(公告)日：2012-03-29
申请号：US12890468
申请日：2010-09-24
申请人： Shih-Lien Lu , Wei Wu
发明人： Shih-Lien Lu , Wei Wu
IPC分类号： H03M13/29 , G06F11/10
CPC分类号： G06F11/1064
摘要： A processor or other apparatus of an aspect may include a first cache, a first error correction code (ECC) logic for the first cache, a second cache, and a second ECC logic for the second cache. The apparatus may also include an interconnect coupled with or between the first cache and the second cache. The interconnect is operable to transmit data and also check bits corresponding to the data between the first cache and the second cache. A method of an aspect may include accessing data, and check bits corresponding to the data, from a first cache. The data and the check bits may be transmitted over an interconnect from the first cache to a second cache. The data and the check bits may be stored in the second cache. Other methods, apparatus, and systems are also disclosed.
摘要翻译：一方面的处理器或其他装置可以包括第一高速缓存，用于第一高速缓存的第一纠错码（ECC）逻辑，第二高速缓存和用于第二高速缓存的第二ECC逻辑。该装置还可以包括与第一高速缓存和第二高速缓存之间耦合或互连的互连。互连可操作以传送数据，并且还检查与第一高速缓存和第二高速缓存之间的数据相对应的位。一方面的方法可以包括从第一高速缓存访问数据并检查对应于数据的位。数据和校验位可以通过互连从第一高速缓存传输到第二高速缓存。数据和校验位可以存储在第二高速缓存中。还公开了其它方法，装置和系统。

43. 发明授权

US07941631B2 Providing metadata in a translation lookaside buffer (TLB) 有权
标题翻译：在翻译后备缓冲区（TLB）中提供元数据
公开(公告)号：US07941631B2
公开(公告)日：2011-05-10
申请号：US12005892
申请日：2007-12-28
申请人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
发明人： David Champagne , Abhishek Tiwari , Wei Wu , Christopher J. Hughes , Sanjeev Kumar , Shih-Lien Lu
IPC分类号： G06F12/10
CPC分类号： G06F12/1036 , G06F12/1009 , G06F12/1027 , G06F2212/681
摘要： In one embodiment, the present invention includes a translation lookaside buffer (TLB) to store entries each having a translation portion to store a virtual address (VA)-to-physical address (PA) translation and a second portion to store bits for a memory page associated with the VA-to-PA translation, where the bits indicate attributes of information in the memory page. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括翻译后备缓冲器（TLB），用于存储每个具有翻译部分以存储虚拟地址（VA）至物理地址（PA）转换）的条目，以及存储用于存储器的位的第二部分与VA到PA转换相关联的页面，其中位指示存储器页面中的信息的属性。描述和要求保护其他实施例。

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