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31. 发明公开

EP1588488A2 PROGRAMMABLE DUAL-EDGE TRIGGERED COUNTER 审中-公开
标题翻译：可编程双EDGE，基于计数器
公开(公告)号：EP1588488A2
公开(公告)日：2005-10-26
申请号：EP04707076.8
申请日：2004-01-30
申请人： QUALCOMM INCORPORATED
发明人： SEVERSON, Matthew L.
IPC分类号： H03K3/00
CPC分类号： H03K23/68 , H03K5/1565 , H03K21/10
摘要： A counter for synthesizing clock signals with minimal jitter analyzes an ongoing count to determine whether the rising edge of an output clock should be triggered by the rising edge or falling edge of an input clock signal and to further determine whether the falling edge of the output clock should be triggered by the rising or the falling edge of the falling edge of the input clock signal. The counter may be implemented as a M/N:D counter in which a phase accumulator is compared to predetermined values to select the rising and falling edges of the output clock signal. The designed architecture also produces an inverted output clock signal whose characteristics are identical to the non-inverted output clock signal (with the exception of duty cycle, which is inverted).

32. 发明公开

EP0392421A1 Matrice de compteurs synchrones multiplexés pour circuit intégré 失效
标题翻译： Multiplex-Synchronzählermatrixfürintegrierte Schaltungen。
公开(公告)号：EP0392421A1
公开(公告)日：1990-10-17
申请号：EP90106752.0
申请日：1990-04-09
申请人： CEGELEC
发明人： Chabanne, Raymond , Mechadier, Fabrice , Merlin, Edmond
IPC分类号： H03K21/10
CPC分类号： H03K21/10
摘要： Matrice de compteurs, binaires, synchrones, multiplexés, pour circuit intégré, composée d'une suite de "m" cellules de compteurs (CC1, CCm) dotées chacune d'une liaison individuelle d'entrée de données (Din.1, Din.m) et d'une liaison individuelle de sortie de données (Dout.1, Dout.m) et commandées par l'intermédiaire de liaisons communes comprenant une liaison d'horloge (Clk) pour la synchronisation, une liaison de chargement (LOAD) et "n" liaisons de sélection (LS1 à LSn). Chaque cellule de compteurs (CC) comporte "n" cellules de mémoire (CM1, CMn) qui, organisées chacune autour d'un élément mémoire unique (B1 à Bn) et sélectionnables individuellement par l'intermédiaire des liaisons de sélection (LS1 à LSn), sont connectées en parallèle entre la liaison individuelle d'entrée de données (Din) et la liaison individuelle de sorties de données (Dout) de cette cellule de compteurs (CC) et qui partagent un même élément mémoire de rebouclage (BR) connecté par son entrée de données à la liaison individuelle de sortie de données de la cellule de compteurs (CC) considérée, via un circuit d'incrémentation.
摘要翻译：用于集成电路的多路复用，同步，二进制计数矩阵，由一系列“m”计数器单元（CC1，CCm）组成，每个“m”计数器单元（CC1，CCm）都具有用于数据输入的单独链接（Din.1，Din.m）通过包括用于同步的时钟链路（Clk），负载链路（LOAD）和“n”选择链路（LS1至LSn）的公共链路来控制的数据输出链路（Dout.1，Dout.m）。每个计数器单元（CC）包括“n”个存储单元（CM1，CMn），每个存储单元（CM1，CMn）分别围绕特定存储元件（B1至Bn）组合并经由选择链路（LS1至LSn）单独选择，用于数据输入（Din）的单独链路和该计数器单元（CC）的数据输出（Dout）的单独链路，并且共享单个循环存储元件（BR），其通过其数据输入连接到单独链路，用于通过增量电路相关计数器单元（CC）的数据输出。 ... ...

33. 发明公开

EP3242402A1 A FREQUENCY DIVIDER CIRCUIT AND A FREQUENCY SYNTHESIZER CIRCUIT 审中-公开
标题翻译：一个分频器电路和一个频率合成器电路
公开(公告)号：EP3242402A1
公开(公告)日：2017-11-08
申请号：EP17166520.1
申请日：2017-04-13
申请人： Semiconductor Manufacturing International Corporation (Shanghai) , Semiconductor Manufacturing International Corporation (Beijing)
发明人： XUE, Pandou , FENG, Guangtao
IPC分类号： H03K21/10 , H03K21/02
CPC分类号： H03L7/18 , H03K3/356113 , H03K21/026 , H03K21/10
摘要： Afrequency divider circuit and a frequency synthesizer circuit are presented, comprising:
first and second flip-flops;
a phase inverter, wherein an output electrode of the first flip-flop is connected to an input electrode of the second flip-flop and an output electrode of the phase inverter, an output electrode of the second flip-flop is connected to an input electrode of the phase inverter and an input electrode of the first flip-flop, a control electrode of the phase inverter is connected to a control signal; and
a control module, wherein the first flip-flop is connected to a voltage source through the control module, the control module is connected to the control signal and controls the connection between the first flip-flop and the voltage source. When the control signal is a first-mode signal, the first flip-flop is disconnected from the voltage source, providing a functionality of a N-division frequency divider. When both the control signal and an output signal of the second flip-flop are a second-mode signal, a functionality of a N+1-division frequency divider is provided.
摘要翻译：提供了频率分频器电路和频率合成器电路，包括：第一和第二触发器; 反相器，其中第一触发器的输出电极连接到第二触发器的输入电极和反相器的输出电极，第二触发器的输出电极连接到输入电极所述反相器的控制电极与所述第一触发器的输入电极连接，所述反相器的控制电极与控制信号连接; 以及控制模块，其中第一触发器通过控制模块连接到电压源，控制模块连接到控制信号并控制第一触发器和电压源之间的连接。当控制信号是第一模式信号时，第一触发器从电压源断开，提供N分频分频器的功能。当第二触发器的控制信号和输出信号都是第二模式信号时，提供N + 1分频分频器的功能。

34. 发明公开

EP3228007A1 AN ELECTRONIC LATCH, A METHOD FOR AN ELECTRONIC LATCH, A FREQUENCY DIVISION BY TWO AND A 4-PHASE GENERATOR 有权
标题翻译：一种电子闩锁，一种用于电子闩锁的方法，一种由两个和一个四相发生器组成的频率划分
公开(公告)号：EP3228007A1
公开(公告)日：2017-10-11
申请号：EP14824150.8
申请日：2014-12-02
申请人： Telefonaktiebolaget LM Ericsson (publ)
发明人： BAGGER, Reza
IPC分类号： H03K3/356 , H03K3/3562
CPC分类号： H03K3/356104 , H03K3/356 , H03K3/356139 , H03K3/35625 , H03K3/37 , H03K5/15066 , H03K19/20 , H03K21/10 , H03K23/425 , H03K23/483 , H04B1/40
摘要： The present invention relates to an electronic latch circuit, a method, and a 4-phase generator. The electronic latch circuit comprises an output circuit comprising an output X, and an output Y. The electronic latch circuit further comprises an input circuit, comprising an input A, an input B, and a clock signal input. The input circuit is connected to the output circuit, and configured to select a state of the output circuit from the group of a first state, a second state, and a third state. The input circuit is further configured to select the first state upon detecting a high state on the input B, a transition on the clock signal input from a low state to a high state, and a low state on the input A, and that the electronic latch circuit is in the second state. The input circuit is further configured to select the second state upon detecting a high state on the input A, a low state on the input B, a low state on the clock signal input, and that the electronic latch circuit is in the first state; The input circuit is further configured to select the third state upon detecting a high state on the input A, a transition on the clock signal input from a low state to a high state, and a low state on the input B, and that the electronic latch circuit is in the second state. The input circuit is further configured to select the second state upon detecting a high state on the input A, a low state on the input B, a low state on the clock signal input, and that the electronic latch circuit is in the first state.
摘要翻译：电子锁存电路，方法和四相发生器技术领域本发明涉及电子锁存电路，方法和四相发生器。该电子锁存器电路包括输出电路，该输出电路包括输出端X和输出端Y.该电子锁存器电路还包括输入电路，该输入电路包括输入端A，输入端B和时钟信号输入端。输入电路连接到输出电路，并被配置为从第一状态，第二状态和第三状态的组中选择输出电路的状态。输入电路还被配置为在检测到输入B103上的高状态，时钟信号输入104上的从低状态到高状态的转变以及在输入A102上的低状态时选择第一状态，以及电子锁存电路100处于第二状态S2。输入电路还被配置为在检测到输入A102上的高状态，输入B103上的低状态，时钟信号输入104上的低状态以及电子锁存电路处于输入A102中时选择第二状态第一状态S1;输入电路还被配置为在检测到输入A102上的高状态，时钟信号输入104上的状态从低状态到高状态的转变以及输入上的低状态时选择第三状态 B 103，并且电子锁存器电路100处于第二状态S2。输入电路还被配置为在检测到输入A102上的高状态，输入B103上的低状态，时钟信号输入104上的低状态以及电子锁存电路处于输入A102中时选择第二状态第一状态S1。

35. 发明公开

EP1241788A1 Digital frequency divider 审中-公开
标题翻译：数码相机
公开(公告)号：EP1241788A1
公开(公告)日：2002-09-18
申请号：EP01302299.1
申请日：2001-03-13
申请人： STMicroelectronics, Ltd.
发明人： Dellow, Andrew
IPC分类号： H03K23/66 , H03K23/68 , H03K21/10
CPC分类号： H03K23/68 , H03K21/10 , H03K23/66
摘要： A digital frequency divider has a single circulating shifter register loaded with a bit sequence of variable length and having two outputs (A,B) adjacent such that one output is equal to the other delayed by one clock period. The outputs (A,B) are passed to a multiplexer (6) via further logic, the multiplexer selecting one of two inputs (X,Y) depending on whether a clock is high or low. Program logic (40) is provided so that the circuit is configurable for odd, even or half integer division by detecting changes in the bit sequence between 0 and 1 and selectively "deleting" the first half clock cycle when a change is detected. This allows even, odd or half integer clock division with an "even" mark space ratio.
摘要翻译：数字分频器具有单个循环移位器寄存器，其加载可变长度的位序列并且具有相邻的两个输出（A，B），使得一个输出等于延迟一个时钟周期的另一个输出。输出（A，B）经由另外的逻辑被传送到多路复用器（6），多路器根据时钟是高还是低选择两个输入（X，Y）中的一个。提供程序逻辑（40），使得通过检测0和1之间的位序列的变化，并且当检测到改变时选择性地“删除”前半个时钟周期，电路可配置为奇数，偶数或者半整数除法。这允许偶数，奇数或半整数时钟分频与“偶数”标记空间比。

36. 发明公开

EP0406366A1 HIGH SPEED PROGRAMMABLE DIVIDER 失效转让
标题翻译：可编程高速护栏。
公开(公告)号：EP0406366A1
公开(公告)日：1991-01-09
申请号：EP90900469.0
申请日：1989-11-14
申请人： HUGHES AIRCRAFT COMPANY
发明人： COSAND, Albert, E.
IPC分类号： H03K23 , H03K21
CPC分类号： H03K23/665 , H03K21/10 , H03K23/667 , H03K23/68
摘要： Un diviseur de fréquence ou compteur programmable comprend la combinaison d'un pré-étalonneur de module fixe (110) et d'un diviseur programmable (120, 130, 140, 150, 160), le pré-étalonneur fournissant plus d'une phase d'horloge unique au diviseur programmable et le diviseur programmable utilisant les phases d'horloge multiples pour permettre un fonctionnement dans un mode nombre fractionnaire-nombre entier. La combinaison globale du pré-étalonneur et du diviseur programmable fonctionne comme un diviseur programmable pour lequel l'incrément minimal dans le module du diviseur global est inférieur au module du pré-étalonneur, mais la fréquence d'horloge maximale utilisable est la fréquence d'horloge maximale du pré-étalonneur.

37. 发明公开

EP0313178A2 Circuit and method for performing clock division and clock synchronization 失效
标题翻译： Schaltkreis und Verfahren zur Erzeugung von Taktteilung und Taktsynchronisation。
公开(公告)号：EP0313178A2
公开(公告)日：1989-04-26
申请号：EP88302926.6
申请日：1988-03-31
申请人： Compaq Computer Corporation
发明人： Taylor, Mark
IPC分类号： H03K21/10 , H03K23/70 , G06F1/04
CPC分类号： H03K21/10 , H03K23/70
摘要： A circuit for dividing a master clock by an odd integral value and producing a 50% duty cycle. A state machine develops set and clear signals which are of a timing proportion of n: n + 1, where 2n + 1 is the divisor value. The set signal is provided to one input of a bistable multivibrator or S-R latch to set the multivibrator to a given state, while the clear signal is combined with the master clock signal to delay or disable the clearing of the multivibrator by ½ count of the master clock, so that an n + ½ : n +½ proportion output clock signal is developed. Additionally, the circuit includes a state machine which determines which of a series of differing frequency master clock signals is active and when an external triggering event occurs so that the following rising edge of the output clock signal is delayed until a determined time after the triggering event to allow synchronization of the output clock signal.
摘要翻译：用于将主时钟除以奇数积分值并产生50％占空比的电路。状态机产生定时比例为n：n + 1的设定和清除信号，其中2n + 1是除数值。设置信号被提供给双稳态多谐振荡器或SR锁存器的一个输入端，以将多谐振荡器设置为给定状态，而清除信号与主时钟信号组合以延迟或禁用多谐振荡器的1/2计数主时钟，从而开发n + 1/2：n + 1/2比例的输出时钟信号。此外，电路包括状态机，其确定一系列不同频率主时钟信号中的哪一个是有效的，以及何时发生外部触发事件，使得输出时钟信号的下一个上升沿被延迟到触发事件之后的确定时间以允许输出时钟信号的同步。

38. 发明申请

WO2017048419A1 HIGH-SPEED PROGRAMMABLE CLOCK DIVIDER 审中-公开
标题翻译：高速可编程时钟分频器
公开(公告)号：WO2017048419A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/046333
申请日：2016-08-10
申请人： QUALCOMM INCORPORATED
发明人： AGRAWAL, Neha , MOHAMAD, Sajin , LEE, Chulkyu
IPC分类号： H03K21/10 , H03K23/64
CPC分类号： H03K7/06 , G06F1/08 , H03K3/037 , H03K19/21 , H03K21/00 , H03K21/026 , H03K21/10 , H03K23/00 , H03K23/64
摘要： Systems and methods for dividing input clock signals (CLKin) by programmable divide ratios (N) can produce output clock signals (CLKdiv) with the delay from the input clock signal to the output clock signal independent of the value of the divide ratio (N) and with the duty cycle of the output clock signal being 50% independent of the value of the divide ratio. An example programmable clock divider (45) includes a modulo N counter (220) that produces a count signal (Count) that counts modulo the divide ratio and a half-rate clock signal generator (230) that produces a common half-rate clock signal (HRCLKcom), an even half-rate clock signal (HRCLKeven), and an odd half-rate clock signal (HRCLKodd) that toggle at one-half the rate of the output clock signa (1/2 of CLKdiv). The common half-rate clock signal, the even half-rate clock signal, and the odd half-rate clock signal are combined (X or 242, 241) to produce the output clock signal.
摘要翻译：通过可编程分频比（N）将输入时钟信号（CLKin）分频的系统和方法可以产生输出时钟信号（CLKdiv），具有从输入时钟信号到输出时钟信号的延迟，与分频比（N）的值无关，并且输出时钟信号的占空比与分频比的值无关，为50％。示例性可编程时钟分频器（45）包括模N计数器（220），其产生对分频比进行模计数的计数信号（Count）和产生公共半速时钟信号的半速率时钟信号发生器（230）（HRCLKcom），偶数半速率时钟信号（HRCLKeven）和以半输出时钟信号（CLKdiv的1/2）的一半的奇数半速率时钟信号（HRCLKodd）。组合公共半速时钟信号，均匀半速时钟信号和奇数半速时钟信号（X或242,241）以产生输出时钟信号。

39. 发明申请

WO2016089291A1 MULTI-STAGE FREQUENCY DIVIDERS AND POLY-PHASE SIGNAL GENERATORS 审中-公开
标题翻译：多级频分复用器和多相信号发生器
公开(公告)号：WO2016089291A1
公开(公告)日：2016-06-09
申请号：PCT/SE2015/051296
申请日：2015-12-02
申请人： TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)
发明人： BAGGER, Reza
IPC分类号： H03K21/10 , H03K23/48 , H03K23/42 , H03K3/356 , H03K3/3562
CPC分类号： H03K21/10 , H03K3/356104 , H03K3/356139 , H03K3/35625 , H03K5/15066 , H03K19/20 , H03K23/425 , H03K23/483 , H04B1/40
摘要： An electronic latch circuit (100), a 4–phase signal generator, a multi–stage frequency divider and a poly–phase signal generator are disclosed. The electronic latch circuit (100) comprises an output circuit (105) comprising a first output (X, 106) and a second output (Y, 107). The electronic latch circuit (100) further comprises an input circuit (101) comprising a first input (A, 102), a second input (B, 103) and a clock signal input (CLK, 104). The electronic latch circuit (100) is configured to change state based on the input signals' level at the inputs (A, B, CLK) of the input circuit (101) and a present state of the output circuit (105). The 4–phase signal generator is built with two electronic latch circuits (100). The multi–stage frequency dividers and poly–phase signal generators comprise a plurality of the electronic latch circuits (100) and 4–phase signal generators (300).
摘要翻译：公开了电子锁存电路（100），4相信号发生器，多级分频器和多相信号发生器。电子锁存电路（100）包括包括第一输出（X，106）和第二输出（Y，107）的输出电路（105）。电子锁存电路（100）还包括包括第一输入（A，102），第二输入（B，103）和时钟信号输入（CLK，104）的输入电路（101）。电子锁存电路（100）被配置为基于输入电路（101）的输入（A，B，CLK）处的输入信号电平和输出电路（105）的当前状态来改变状态。 4相信号发生器由两个电子锁存电路（100）构成。多级分频器和多相信号发生器包括多个电子锁存电路（100）和4相信号发生器（300）。

40. 发明申请

WO2016089260A1 AN ELECTRONIC LATCH, A METHOD FOR AN ELECTRONIC LATCH, A FREQUENCY DIVISION BY TWO AND A 4-PHASE GENERATOR 审中-公开
标题翻译：电子锁，电子锁的方法，两相和四相发电机的频率部分
公开(公告)号：WO2016089260A1
公开(公告)日：2016-06-09
申请号：PCT/SE2014/051430
申请日：2014-12-02
申请人： TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)
发明人： BAGGER, Reza
IPC分类号： H03K3/356 , H03K3/3562
CPC分类号： H03K21/10 , H03K3/356104 , H03K3/356139 , H03K3/35625 , H03K5/15066 , H03K19/20 , H03K23/425 , H03K23/483 , H04B1/40
摘要： The present invention relates to an electronic latch circuit, a method, and a 4-phase generator. The electronic latch circuit comprises an output circuit comprising an output X, and an output Y. The electronic latch circuit further comprises an input circuit, comprising an input A, an input B, and a clock signal input. The input circuit is connected to the output circuit, and configured to select a state of the output circuit from the group of a first state, a second state, and a third state. The input circuit is further configured to select the first state upon detecting a high state on the input B 103, a transition on the clock signal input 104 from a low state to a high state, and a low state on the input A 102, and that the electronic latch circuit 100 is in the second state S2. The input circuit is further configured to select the second state upon detecting a high state on the input A 102, a low state on the input B 103, a low state on the clock signal input 104, and that the electronic latch circuit is in the first state S1;The input circuit is further configured to select the third state upon detecting a high state on the input A 102, a transition on the clock signal input 104 from a low state to a high state, and a low state on the input B 103, and that the electronic latch circuit 100 is in the second state S2. The input circuit is further configured to select the second state upon detecting a high state on the input A 102, a low state on the input B 103, a low state on the clock signal input 104, and that the electronic latch circuit is in the first state S1.
摘要翻译：本发明涉及电子锁存电路，方法和4相发生器。电子锁存电路包括一个包括输出X和输出Y的输出电路。电子锁存电路还包括一个输入电路，包括一个输入端A，一个输入端B和一个时钟信号输入端。输入电路连接到输出电路，并且被配置为从第一状态，第二状态和第三状态的组中选择输出电路的状态。输入电路还被配置为在检测到输入B103上的高电平状态，时钟信号输入104从低电平状态转变为高电平状态和输入A102处的低电平状态时选择第一状态，以及电子锁存电路100处于第二状态S2。输入电路还被配置为在检测到输入A102上的高电平状态，输入B103处的低电平状态，时钟信号输入端104的低电平状态，以及电子锁存电路处于第一状态S1;输入电路还被配置为在检测到输入A102上的高电平状态时选择第三状态，时钟信号输入104从低状态到高电平的转变，以及输入端的低电平状态 B 103，并且电子锁存电路100处于第二状态S2。输入电路还被配置为在检测到输入A102上的高电平状态，输入B103处的低电平状态，时钟信号输入端104的低电平状态，以及电子锁存电路处于第一状态S1。

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